本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术：
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，mosfet场效应管的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinchoff)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(sce：short-channeleffects)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面mosfet晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(finfet)。finfet中，栅极至少可以从两侧对超薄体(鳍部)进行控制，相比平面mosfet器件，栅极对沟道的控制能力更强，能够很好的抑制短沟道效应；且finfet相对于其他器件，与现有的集成电路制造具有更好的兼容性。
但是，现有技术半导体结构的电学性能有待提高。
技术实现要素：
本发明解决的问题是提供一种半导体结构及其形成方法，提高所形成半导体结构的电学性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一区域和第二区域，所述第一区域用于形成鳍式场效应晶体管，所述第二区域用于形成鳍式场效应晶体管之间的隔离结构；刻蚀所述基底，形成衬底以及位于所述第一区域衬底上分立的鳍部，与所述第二区域相邻的鳍部为第一鳍部，剩余所述鳍部为第二鳍部，其中，沿平行于所述衬底表面且垂直于所述鳍部延伸方向上，所述第一鳍部和第二鳍部的宽度尺寸不同；在所述鳍部露出的衬底上形成隔离膜，所述隔离膜覆盖所述鳍部的侧壁，且所述隔离膜顶部高于所述鳍部顶部；形成所述隔离膜后，对所述第一鳍部和第二鳍部中宽度尺寸更大的鳍部进行防穿通离子注入工艺，形成防穿通掺杂离子区；形成所述防穿通掺杂离子区后，回刻蚀部分厚度的所述隔离膜，剩余所述隔离膜作为隔离结构，所述隔离结构覆盖所述鳍部的部分侧壁，且所述隔离结构顶部低于所述鳍部顶部。
相应的，本发明还提供一种半导体结构，包括：衬底，所述衬底包括第一区域和第二区域，所述第一区域用于形成鳍式场效应晶体管，所述第二区域用于形成位于所述鳍式场效应晶体管之间的隔离结构；鳍部，位于所述第一区域衬底上，与所述第二区域相邻的鳍部为第一鳍部，剩余所述鳍部为第二鳍部，其中，沿平行于所述衬底表面且垂直于所述鳍部延伸方向上，所述第一鳍部和第二鳍部的宽度尺寸不同；防穿通掺杂离子区，位于所述第一鳍部和第二鳍部中宽度尺寸更大的鳍部内；隔离结构，位于所述鳍部露出的衬底上，所述隔离结构覆盖所述鳍部的部分侧壁，且所述隔离结构顶部低于所述鳍部顶部。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的半导体结构的形成方法的技术方案中，形成衬底以及位于所述第一区域衬底上分立的鳍部，与第二区域相邻的鳍部为第一鳍部，剩余所述鳍部为第二鳍部，其中，沿平行于所述衬底表面且垂直于所述鳍部延伸方向上，所述第一鳍部和第二鳍部的宽度尺寸不同；在所述鳍部露出的衬底上形成隔离膜，所述隔离膜覆盖所述鳍部的侧壁；形成所述隔离膜后，对所述第一鳍部和第二鳍部中宽度尺寸更大的鳍部进行防穿通离子注入工艺，形成防穿通掺杂离子区。一方面，通过对所述第一鳍部和第二鳍部中宽度尺寸更大的鳍部进行防穿通离子注入工艺，以改善由鳍部宽度尺寸较大所引起的短沟道效应，即有利于抑制所形成半导体结构的短沟道效应；另一方面，宽度尺寸较小的鳍部未进行所述防穿通离子注入工艺，相比对宽度尺寸较小的鳍部进行所述防穿通离子注入工艺的方案，本发明可以避免出现宽度尺寸较小的鳍部内防穿通掺杂离子过多的情况，从而可以提高所形成半导体结构的载流子迁移率；因此，综合上述两个方面，通过本发明所述形成方法，可以提高所形成半导体结构的电学性能。
可选方案中，对所述第一鳍部和第二鳍部中宽度尺寸更大的鳍部进行防穿通离子注入工艺后，回刻蚀部分厚度的所述隔离膜之前，所述形成方法还包括：对所述衬底进行退火工艺。通过所述退火工艺，促进所述隔离膜内的防穿通掺杂离子横向扩散进所述第一鳍部和第二鳍部中宽度尺寸更大的鳍部内，从而有利于抑制所形成半导体结构的短沟道效应。
本发明提供一种半导体结构，所述半导体结构包括：衬底，所述衬底包括第一区域和第二区域，所述第一区域用于形成鳍式场效应晶体管，所述第二区域用于形成位于所述鳍式场效应晶体管之间的隔离结构；鳍部，位于所述第一区域衬底上，与所述第二区域相邻的鳍部为第一鳍部，剩余所述鳍部为第二鳍部，其中，沿平行于所述衬底表面且垂直于所述鳍部延伸方向上，所述第一鳍部和第二鳍部的宽度尺寸不同；防穿通掺杂离子区，位于所述第一鳍部和第二鳍部中宽度尺寸更大的鳍部内；一方面，所述防穿通掺杂离子区位于宽度尺寸更大的鳍部内，从而可以改善由鳍部宽度尺寸较大所引起的短沟道效应，即有利于抑制半导体结构的短沟道效应；另一方面，宽度尺寸较小的鳍部内不具有所述防穿通掺杂离子区，相比防穿通掺杂离子区还位于宽度尺寸较小的鳍部内的方案，本发明可以避免出现宽度尺寸较小的鳍部内防穿通掺杂离子过多的情况，从而可以提高所形成半导体结构的载流子迁移率；因此，综合上述两个方面，通过本发明所述半导体结构，使半导体结构的电学性能得到提高。
附图说明
图1是一种半导体结构的结构示意图；
图2是另一种半导体结构的结构示意图；
图3至图12是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图；
图13至图17是本发明半导体结构的形成方法另一实施例中各步骤对应结构示意图。
具体实施方式
为了改善短沟道效应，通常采用的方式是对所述鳍部进行防穿通离子注入(anti-punchthroughimplant)工艺，以在所述鳍部内形成防穿通掺杂离子区。但是，引入防穿通离子注入后，所形成半导体结构的电学性能仍有待提高。分析其原因在于：
在半导体制造中，随着特征尺寸的不断减小，为了有效地填补更小节点的光刻技术空白、改进相邻半导体图形之间的最小间距(pitch)，自对准工艺越来越被广泛地应用于鳍部形成工艺中，例如自对准双重图形化(self-aligneddoublepatterned，sadp)工艺。根据实际工艺需求，所述衬底包括第一区域和第二区域，所述第一区域用于形成鳍式场效应晶体管，所述第二区域用于形成鳍式场效应晶体管之间的隔离结构。目前，基于自对准双重图形化工艺，形成衬底和鳍部的方法主要包括鳍前切(cutfirst)工艺和鳍后切(cutlast)工艺。
cutfirst工艺的主要步骤包括：提供基底；在所述基底上形成鳍部掩膜材料层；采用自对准双重图形化工艺，在所述鳍部掩膜材料层上形成侧墙；去除所述第二区域的侧墙；以所述第一区域的剩余所述侧墙为掩膜，刻蚀所述鳍部掩膜材料层，剩余所述鳍部掩膜材料层作为鳍部掩膜层；去除剩余所述侧墙；去除剩余所述侧墙后，以所述鳍部掩膜层为掩膜，刻蚀所述基底，形成衬底以及位于所述第一区域衬底上分立的鳍部。
结合参考图1，图1示出了采用cutfirst工艺所形成半导体结构的结构示意图，以所述第一区域(未标示)衬底10上具有4个鳍部为例进行说明。相应的，与所述第一区域相邻的区域为第二区域(未标示)，所述第二区域衬底10上具有隔离结构13，且所述隔离结构13还位于所述鳍部之间的第一区域衬底10上；其中，与所述第二区域相邻的鳍部为第一鳍部11，剩余所述鳍部为第二鳍部12。以所述鳍部掩膜层为掩膜刻蚀所述基底的过程中，由于刻蚀负载效应(loadingeffect)，从而导致沿垂直于所述鳍部延伸方向上，所述第一鳍部11的宽度尺寸大于所述第二鳍部12宽度尺寸，尤其是靠近所述隔离结构13顶部的区域；且当平行于所述衬底10表面且沿垂直于鳍部延伸方向上，所述鳍部的顶部尺寸小于底部尺寸时，所述第一鳍部11侧壁与所述衬底10表面法线的夹角大于所述第二鳍部12侧壁与所述衬底10表面法线的夹角。
cutlast工艺的主要步骤包括：提供基底；在所述基底上形成鳍部掩膜材料层；采用自对准双重图形化工艺，在所述鳍部掩膜材料层上形成侧墙；以所述侧墙为掩膜，刻蚀所述鳍部掩膜材料层，剩余所述鳍部掩膜材料层作为鳍部掩膜层；去除所述侧墙；去除所述侧墙后，以所述鳍部掩膜层为掩膜，刻蚀所述基底，形成衬底以及位于所述衬底上分立的鳍部；去除所述第二区域的鳍部。
结合参考图2，图2示出了采用cutlast工艺所形成半导体结构的结构示意图，与所述第二区域(未标示)相邻的鳍部为第二鳍部22，剩余所述鳍部为第一鳍部21。在去除所述第二区域的鳍部的过程中，由于去除图形层(例如有机介电层或底部抗反射涂层)的工艺容易对所述第二鳍部22造成损耗，从而导致沿垂直于所述鳍部延伸方向上，所述第一鳍部21的宽度尺寸大于所述第二鳍部22宽度尺寸，尤其是靠近所述隔离结构23顶部的区域；且当平行于所述衬底20表面且沿垂直于鳍部延伸方向上，所述鳍部的顶部尺寸小于底部尺寸时，所述第一鳍部21侧壁与所述衬底20表面法线的夹角大于所述第二鳍部22侧壁与所述衬底20表面法线的夹角。
所以，无论是cutfirst工艺还是cutlast工艺，所述第一鳍部的宽度尺寸较大，从而导致短沟道效应(sce：short-channeleffects)的恶化。当通过对所述鳍部进行防穿通离子注入工艺以弥补所述第一鳍部宽度尺寸较大所引起的短沟道效应时，容易导致所述第二鳍部内的防穿通掺杂离子浓度过大，从而导致所形成半导体结构的载流子迁移率下降，进而导致所形成半导体结构的电学性能下降。
为了解决所述技术问题，本发明提供的半导体结构的形成方法的技术方案中，形成衬底以及位于所述第一区域衬底上分立的鳍部，与第二区域相邻的鳍部为第一鳍部，剩余所述鳍部为第二鳍部，其中，沿平行于所述衬底表面且垂直于所述鳍部延伸方向上，所述第一鳍部和第二鳍部的宽度尺寸不同；在所述鳍部露出的衬底上形成隔离膜，所述隔离膜覆盖所述鳍部的侧壁；形成所述隔离膜后，对所述第一鳍部和第二鳍部中宽度尺寸更大的鳍部进行防穿通离子注入工艺，形成防穿通掺杂离子区。一方面，通过对所述第一鳍部和第二鳍部中宽度尺寸更大的鳍部进行防穿通离子注入工艺，以改善由鳍部宽度尺寸较大所引起的短沟道效应，即有利于抑制所形成半导体结构的短沟道效应；另一方面，宽度尺寸较小的鳍部未进行所述防穿通离子注入工艺，相比对宽度尺寸较小的鳍部进行所述防穿通离子注入工艺的方案，本发明可以避免出现宽度尺寸较小的鳍部内防穿通掺杂离子过多的情况，从而可以提高所形成半导体结构的载流子迁移率；因此，综合上述两个方面，通过本发明所述形成方法，可以提高所形成半导体结构的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图12是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图。
参考图3，提供基底150，所述基底150包括第一区域i和第二区域ii，所述第一区域i用于形成鳍式场效应晶体管，所述第二区域ii用于形成鳍式场效应晶体管之间的隔离结构。
本实施例中，所述基底150用于形成鳍式场效应晶体管，所述基底150为后续经刻蚀形成衬底和鳍部提供工艺基础。以所形成的鳍式场效应晶体管为cmos器件为例，后续所形成鳍式场效应晶体管可以为n型鳍式场效应晶体管或p型鳍式场效应晶体管。
本实施例中，所述基底150的材料为硅。在其他实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述基底还能够为绝缘体上的硅基底或者绝缘体上的锗基底。所述基底的材料可以选取适宜于工艺需求或易于集成的材料。
本实施例中，所述第一区域i和第二区域ii为相邻区域。
参考图4，刻蚀所述基底150(如图3所示)，形成衬底100以及位于所述第一区域i衬底100上分立的鳍部(未标示)，与所述第二区域ii相邻的鳍部为第一鳍部110，剩余所述鳍部为第二鳍部120，其中，沿平行于所述衬底100表面且垂直于所述鳍部延伸方向上，所述第一鳍部110和第二鳍部120的宽度尺寸不同。
所述衬底100为后续形成鳍式场效应晶体管提供工艺平台，所述第一鳍部110用于提供所形成鳍式场效应晶体管的沟道。
所述第一区域i衬底100上具有分立的鳍部。本实施例中，以所述第一区域i衬底100上的鳍部数量为4个为例进行说明。但所述第一区域i衬底100上的鳍部数量不仅限于4个。
本实施例中，形成所述衬底100和鳍部的步骤中，平行于所述衬底100表面且沿垂直于鳍部延伸方向上，所述鳍部的顶部尺寸小于底部尺寸；相应的，宽度尺寸更大的鳍部与所述衬底100表面法线的夹角更大，宽度尺寸更大的鳍对短沟道效应的影响也更大。在其他实施例中，平行于所述衬底表面且沿垂直于鳍部延伸方向上，所述鳍部的顶部尺寸还可以等于底部尺寸，即所述鳍部的侧壁与所述衬底表面垂直。
本实施例中，所述基底150的材料为硅，相应的，所述衬底100的材料为硅。所述鳍部的材料与所述衬底100的材料相同。本实施例中，所述鳍部的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
为了缩小所述鳍部的特征尺寸、以及相邻所述鳍部的间距，从而提高所形成半导体结构的集成度，采用多重图形化工艺形成所述鳍部。本实施例中，所述多重图形化工艺为自对准双重图形化工艺，且通过cutfirst工艺，从而在所述第一区域i衬底100上形成所述分立的鳍部。
具体地，形成所述衬底100和鳍部的步骤包括：在所述基底150上形成鳍部掩膜材料层(图未示)；在所述鳍部掩膜材料层上形成图形化的核心层(core)(图未示)；形成保形覆盖所述核心层和鳍部掩膜材料层的侧墙膜(图未示)；去除所述核心层顶部以及所述鳍部掩膜材料层上的侧墙膜，保留位于所述核心层侧壁上的所述侧墙膜作为侧墙(图未示)；去除所述核心层；去除所述核心层后，去除所述第二区域ii的侧墙；以所述第一区域i的侧墙为掩膜，刻蚀所述鳍部掩膜材料层，剩余所述鳍部掩膜材料层作为鳍部掩膜层200；去除剩余所述侧墙；去除剩余所述侧墙后，以所述鳍部掩膜层200为掩膜，刻蚀所述基底150，形成衬底100以及位于所述第一区域i衬底100上分立的鳍部。
在其他实施例中，所述多重图形化工艺还可以为自对准四重图形化(self-alignedquadruplepatterning，saqp)工艺。
本实施例中，与所述第二区域ii相邻的鳍部为第一鳍部110。也就是说，沿垂直于所述鳍部延伸方向上，所述第一鳍部110为最靠近所述第一区域i和第二区域ii交界处的鳍部。
本实施例中，形成所述衬底100和鳍部后，保留位于所述鳍部顶部的鳍部掩膜层200。所述鳍部掩膜层200的材料为氮化硅，后续在进行平坦化处理工艺时，所述鳍部掩膜层200顶部表面用于定义平坦化处理工艺的停止位置，并起到保护所述鳍部顶部的作用。
需要说明的是，以所述鳍部掩膜层200为掩膜刻蚀所述基底150的过程中，由于刻蚀负载效应，从而导致所述第一鳍部110的宽度尺寸大于所述第二鳍部120宽度尺寸。相应的，所述第一鳍部110侧壁与所述衬底100表面法线的夹角大于所述第二鳍部120侧壁与所述衬底100表面法线的夹角。
结合参考图5，还需要说明的是，形成所述衬底100和鳍部(未标示)后，所述形成方法还包括：在所述鳍部表面形成衬垫氧化层(lineroxide)106。
本实施例中，通过对所述第一鳍部110和第二鳍部120进行氧化处理以形成所述衬垫氧化层106。所述衬垫氧化层106的作用包括：一方面，在刻蚀形成所述衬底100和鳍部的过程中，所述刻蚀工艺容易对所述鳍部造成损伤，通过形成所述衬垫氧化层106的方案，能够修复所述鳍部表面的损伤，去除所述鳍部表面的晶格缺陷；另一方面，通过形成所述衬垫氧化层106的方案，能够修复所述鳍部凸出的棱角部分，起到对所述鳍部进行尖角圆化(cornerrounding)处理的效果，避免所述鳍部的顶角尖端放电问题，有利于改善后续所形成半导体结构的电学性能。
本实施例中，采用原位水汽生成(in-situstreamgeneration，issg)氧化工艺对所述鳍部进行氧化处理，以形成所述衬垫氧化层106。所述氧化处理还会对所述衬底100表面和所述鳍部掩膜层200表面进行氧化，因此，所述衬垫氧化层106还位于所述衬底100表面和所述鳍部掩膜层200表面。所述衬底100和鳍部的材料为硅，所述鳍部掩膜层200的材料为氮化硅，相应的，位于所述衬底100表面和鳍部侧壁的衬垫氧化层106的材料为氧化硅，位于所述鳍部掩膜层200表面的衬垫氧化层106的材料为氮氧化硅。
结合参考图6，形成所述衬垫氧化层106(如图5所示)后，所述形成方法还包括：去除所述衬垫氧化层106。
本实施例中，采用湿法刻蚀工艺，去除所述衬垫氧化层106。在其他实施例中，还可以保留所述衬垫氧化层。
结合参考图7和图8，在所述鳍部(未标示)露出的衬底100上形成隔离膜102(如图8所示)，所述隔离膜102覆盖所述鳍部的侧壁。
所述隔离膜102为后续形成隔离结构提供工艺基础。
本实施例中，所述隔离膜102的材料为氧化硅。在其他实施例中，所述隔离膜的材料还可以为氮化硅或氮氧化硅。具体地，形成所述隔离膜102的步骤包括：在所述鳍部露出的衬底100上形成前驱隔离膜，所述前驱隔离膜的顶部高于所述鳍部掩膜层200顶部；对所述前驱隔离膜进行第一退火工艺，将所述前驱隔离膜转化为初始隔离膜101(如图7所示)；研磨去除高于所述鳍部掩膜层200顶部的初始隔离膜101；去除部分厚度的剩余所述初始隔离膜101，形成隔离膜102。
为了提高形成所述初始隔离膜101的工艺的填孔(gap-filling)能力，从而使所形成隔离膜102的致密性较好，本实施例中，采用流动性化学气相沉积工艺(flowablechemicalvapordeposition，fcvd))形成所述前驱隔离膜。在另一实施例中，还可以采用高纵宽比化学气相沉积工艺(harpcvd)形成所述前驱隔离膜。
其中，所述流动性化学气相沉积工艺的步骤包括：在所述鳍部露出的衬底100上形成包含si、h、n和o的薄膜前驱体；对所述薄膜前驱体进行水汽退火处理，使si与o反应形成前驱隔离膜。本实施例中，所述水汽退火工艺的退火温度为400℃至600℃。
所述第一退火工艺用于固化所述前驱隔离膜。本实施例中，所述第一退火工艺的退火温度为950℃至1100℃。
本实施例中，所述隔离膜102的顶部高于所述鳍部掩膜层200的底部。需要说明的是，在沿所述衬底100表面法线方向，所述隔离膜102覆盖所述鳍部掩膜层200的厚度h不宜过小，也不宜过大。如果所述厚度h过小，由于不同区域具有负载效应，难以保证各区域中对剩余所述初始隔离膜101的去除量相同，因此容易出现所形成隔离膜102露出所述鳍部的现象，从而容易在后续工艺中对所述鳍部造成损伤；如果所述厚度h过大，相应会增加后续去除所述鳍部掩膜层200的工艺难度。为此，本实施例中，所述隔离膜102覆盖所述鳍部掩膜层200的厚度h为
因此，结合参考图9，形成所述隔离膜102后，所述形成方法还包括：去除所述鳍部掩膜层200(如图8所示)。
本实施例中，去除所述鳍部掩膜层200的工艺为湿法刻蚀工艺。所述鳍部掩膜层200的材料为氮化硅，相应的，所述湿法刻蚀工艺所采用的刻蚀溶液为磷酸溶液。
参考图10，形成所述隔离膜102后，对所述第一鳍部110和第二鳍部120中宽度尺寸更大的鳍部(未标示)进行防穿通离子注入(anti-punchthroughimplant)工艺310，形成防穿通掺杂离子区(图未示)。
所述防穿通掺杂离子区用于防止后续在露出于隔离结构的鳍部内形成的源漏掺杂区之间发生穿通现象。所述防穿通掺杂离子区的离子类型与所形成的鳍式场效应晶体管的类型相反，也就是说，所述防穿通掺杂离子区的离子类型与后续所形成源漏掺杂区的离子类型相反。
相应的，当所形成鳍式场效应晶体管为n型鳍式场效应晶体管时，所述防穿通掺杂离子区的离子类型为p型离子，所述p型离子包括硼离子、镓离子或铟离子；当所形成鳍式场效应晶体管为p型鳍式场效应晶体管时，所述防穿通掺杂离子区的离子类型为n型离子，所述n型离子包括磷离子、砷离子或锑离子。
本实施例中，所述第一鳍部110的宽度尺寸大于所述第二鳍部120的宽度尺寸，为了改善由所述第一鳍部110宽度尺寸较大所引起的短沟道效应，在进行所述防穿通离子注入工艺310的步骤中，对所述第一鳍部110进行所述防穿通离子注入工艺310，在所述第一鳍部110内形成防穿通掺杂离子区。
具体地，对所述第一鳍部110进行防穿通离子注入工艺310的步骤包括：形成覆盖所述第二鳍部120的光刻胶层300；以所述光刻胶层300为掩膜，对所述第一鳍部110进行防穿通离子注入工艺310，形成防穿通掺杂离子区；去除所述光刻胶层300。如图10所示，所述第一鳍部110中的阴影表示所述第一鳍部110内具有防穿通掺杂离子。
需要说明的是，为了使所述防穿通掺杂离子区能够较好地起到防穿通作用，根据实际工艺需求，将所述防穿通离子注入工艺310的参数设定在合理范围内。本实施例中，当所述防穿通掺杂离子区的离子类型为p型离子时，所述防穿通离子注入工艺310的参数包括：所述p型离子为硼离子，注入能量为5kev至25kev，注入剂量为1e12原子每平方厘米至1e14原子每平方厘米，注入角度为0度至5度；当所述防穿通掺杂离子区的离子类型为n型离子时，所述防穿通离子注入工艺310的参数包括：所述n型离子为磷离子，注入能量为5kev至25kkev，注入剂量为1e12原子每平方厘米至1e14原子每平方厘米，注入角度为0度至5度。
结合参考图11，需要说明的是，对所述第一鳍部110和第二鳍部120中宽度尺寸更大的鳍部(未标示)进行防穿通离子注入工艺310(如图10所示)后，所述形成方法还包括：对所述衬底100进行第二退火工艺310。
具体地，对所述第一鳍部110进行防穿通离子注入工艺310后，对所述衬底100进行第二退火工艺310。通过所述第二退火工艺310，促进所述隔离膜102内的防穿通掺杂离子横向扩散进所述第一鳍部110内，从而有利于抑制所形成半导体结构的短沟道效应。
本实施例中，所述第二退火工艺310为快速热退火工艺，所述第二退火工艺310的工艺压强为一个标准大气压，反应气体为氮气。
需要说明的是，所述第二退火工艺310的退火温度不宜过低，也不宜过高。如果退火温度过低，则容易导致促进所述隔离膜102内的防穿通掺杂离子横向扩散进所述第一鳍部110内的效果较差；如果退火温度过高，则容易引起热预算(thermalbudget)过高的问题。为此，本实施例中，所述第二退火工艺310的退火温度为950摄氏度至1050摄氏度。
还需要说明的是，所述第二退火工艺310的退火时间不宜过短，也不宜过长。如果退火时间过短，则容易导致促进所述隔离膜102内的防穿通掺杂离子横向扩散进所述第一鳍部110内的效果较差；如果退火时间过长，反而容易造成资源和时间的浪费。为此，本实施例中，所述第二退火工艺310的退火时间为5秒至15秒。
参考图12，形成所述防穿通掺杂离子区(图未示)后，回刻蚀部分厚度的所述隔离膜102(如图11所示)，剩余所述隔离膜102作为隔离结构105，所述隔离结构105覆盖所述鳍部(未标示)的部分侧壁，且所述隔离结构105顶部低于所述鳍部顶部。
所述隔离结构105作为半导体结构的隔离结构，用于对相邻器件或相邻鳍部起到隔离作用。本实施例中，所述隔离膜102的材料为氧化硅，相应的，所述隔离结构105的材料为氧化硅。
需要说明的是，形成所述隔离结构105后，所述形成方法还包括：形成横跨所述鳍部(未标示)的栅极结构(图未示)，所述栅极结构覆盖所述鳍部的部分侧壁以及部分顶部表面。
本实施例中，所述栅极结构为伪栅结构，所述栅极结构为后续形成金属栅极结构占据空间位置。所述栅极结构为叠层结构，所述栅极结包括伪氧化层以及位于所述伪氧化层上的伪栅层。其中，所述伪栅层的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳，所述伪氧化层的材料为氧化硅或氮氧化硅。本实施例中，所述伪氧化层的材料为氧化硅，所述伪栅层的材料为多晶硅。在其他实施例中，所述栅极结构还可以为单层结构，所述栅极结构包括伪栅层。
结合参考图13至图17，示出了本发明半导体结构的形成方法另一实施例中各步骤对应结构示意图。
本实施例与前述实施例的相同之处，本发明在此不再赘述。本实施例与前述实施例的不同之处在于：通过cutlast工艺，在所述第一区域i衬底400上形成所述分立的鳍部(未标示)，沿平行于所述衬底400表面且垂直于所述鳍部延伸方向上，所述第二鳍部420的宽度尺寸大于所述第一鳍部410的宽度尺寸；相应的，在进行防穿通离子注入工艺610(如图15所示)的步骤中，对所述第二鳍部420进行所述防穿通离子注入工艺610，在所述第二鳍部420内形成防穿通掺杂离子区(图未示)。
本实施例中，所述多重图形化工艺为自对准双重图形化工艺，且通过cutlast工艺，从而在所述第一区域i衬底400上形成所述分立的鳍部。在其他实施例中，所述多重图形化工艺还可以为自对准四重图形化工艺。
参考图13，具体地，形成所述衬底400和鳍部的步骤包括：在所述基底(图未示)上形成鳍部掩膜材料层(图未示)；在所述鳍部掩膜材料层(图未示)上形成图形化的核心层(图未示)；形成保形覆盖所述核心层和鳍部掩膜材料层的侧墙膜(图未示)；去除所述核心层顶部以及所述鳍部掩膜材料层上的侧墙膜，保留位于所述核心层侧壁上的所述侧墙膜作为侧墙(图未示)；去除所述核心层；去除所述核心层后，以所述侧墙沿掩膜，刻蚀所述鳍部掩膜材料层，剩余所述鳍部掩膜材料层作为鳍部掩膜层500；去除所述侧墙；去除所述侧墙后，以所述鳍部掩膜层500为掩膜，刻蚀所述基底，形成衬底400以及位于所述衬底400上分立的鳍部；去除所述第二区域ii的鳍部。
需要说明的是，在去除所述第二区域ii的鳍部的过程中，由于去除图形层(例如有机介电层或底部抗反射涂层)的工艺容易对所述第一鳍部410造成损耗，从而导致所述第二鳍部420的宽度尺寸大于所述第一鳍部410的宽度尺寸。
本实施例中，平行于所述衬底400表面且沿垂直于鳍部延伸方向上，所述鳍部的顶部尺寸小于底部尺寸；相应的，所述第二鳍部420侧壁与所述衬底400表面法线的夹角大于所述第一鳍部410侧壁与所述衬底400表面法线的夹角。在其他实施例中，平行于所述衬底表面且沿垂直于鳍部延伸方向上，所述鳍部的顶部尺寸还可以等于底部尺寸，即所述鳍部的侧壁与所述衬底表面垂直。
对所述衬底400、鳍部、以及所述鳍部掩膜层500的具体描述，请参考前述实施例中的相应描述，在此不再赘述。
参考图14，在所述鳍部(未标示)露出的衬底400上形成隔离膜402，所述隔离膜402覆盖所述鳍部的侧壁。
对形成所述隔离膜402的步骤的具体描述，请参考前述实施例中的相应描述，在此不再赘述。本实施例中，形成所述隔离膜402后，去除所述鳍部掩膜层500。
参考图15，形成所述隔离膜402后，对所述第一鳍部410和第二鳍部420中宽度尺寸更大的鳍部进行防穿通离子注入工艺610，形成防穿通掺杂离子区(图未示)。
本实施例中，为了改善由所述第二鳍部420宽度尺寸较大所引起的短沟道效应，在进行所述防穿通离子注入工艺610的步骤中，对所述第二鳍部420进行所述防穿通离子注入工艺610，在所述第二鳍部420内形成防穿通掺杂离子区。相应的，所述光刻胶层600覆盖所述第一鳍部410，露出所述第二鳍部420。如图15所示，所述第二鳍部420中的阴影表示所述第二鳍部420内具有防穿通掺杂离子。
对所述防穿通离子注入工艺610的具体描述，请参考前述实施例中的相应描述，在此不再赘述。
结合参考图16，需要说明的是，对所述第二鳍部420进行防穿通离子注入工艺610(如图15所示)后，所述形成方法还包括：对所述衬底400进行退火工艺620。
对所述退火工艺620的具体描述，请参考前述实施例中第二退火工艺的相应描述，在此不再赘述。
参考图17，形成所述防穿通掺杂离子区(图未示)后，回刻蚀部分厚度的所述隔离膜402(如图16所示)，剩余所述隔离膜402作为隔离结构405，所述隔离结构405覆盖所述鳍部(未标示)的部分侧壁，且所述隔离结构405顶部低于所述鳍部顶部。
对形成所述隔离结构405的具体描述，请参考前述实施例中的相应描述，在此不再赘述。
需要说明的是，形成所述隔离结构405后，所述形成方法还包括：形成横跨所述鳍部(未标示)的栅极结构(图未示)。对所述栅极结构的具体描述，请参考前述半导体结构的形成方法一实施例中的相应描述，在此不再赘述。
本发明提供的半导体结构的形成方法的技术方案中，对所述第一鳍部和第二鳍部中宽度尺寸更大的鳍部进行防穿通离子注入工艺，形成防穿通掺杂离子区。一方面，通过对所述第一鳍部和第二鳍部中宽度尺寸更大的鳍部进行防穿通离子注入工艺，以改善由鳍部宽度尺寸较大所引起的短沟道效应，即有利于抑制所形成半导体结构的短沟道效应；另一方面，宽度尺寸较小的鳍部未进行所述防穿通离子注入工艺，相比对宽度尺寸较小的鳍部进行所述防穿通离子注入工艺的方案，本发明可以避免出现宽度尺寸较小的鳍部内防穿通掺杂离子过多的情况，从而可以提高所形成半导体结构的载流子迁移率；因此，综合上述两个方面，通过本发明所述形成方法，可以提高所形成半导体结构的电学性能。
继续参考图12，示出了本发明半导体结构一实施例的结构示意图。相应的，本发明还提供一种半导体结构，所述半导体结构包括：
衬底100，所述衬底100包括第一区域i和第二区域ii，所述第一区域i用于形成鳍式场效应晶体管，所述第二区域ii用于形成位于所述鳍式场效应晶体管之间的隔离结构105；鳍部，位于所述第一区域i衬底100上，与所述第二区域ii相邻的鳍部为第一鳍部110，剩余所述鳍部为第二鳍部120，其中，沿平行于所述衬底100表面且垂直于所述鳍部延伸方向上，所述第一鳍部110和第二鳍部120的宽度尺寸不同；防穿通掺杂离子区(图未示)，位于所述第一鳍部110和第二鳍部120中宽度尺寸更大的鳍部内；隔离结构105，位于所述鳍部露出的衬底100上，所述隔离结构105覆盖所述鳍部的部分侧壁，且所述隔离结构105顶部低于所述鳍部顶部。
所述衬底100为所述鳍式场效应晶体管的形成提供工艺平台，所述第一鳍部110用于提供所述鳍式场效应晶体管的沟道。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述衬底的材料可以选取适宜于工艺需求或易于集成的材料。所述鳍部的材料与所述衬底100的材料相同。本实施例中，所述鳍部的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
本实施例中，平行于所述衬底100表面且沿垂直于鳍部延伸方向上，所述鳍部的顶部尺寸小于底部尺寸；相应的，宽度尺寸更大的鳍部与所述衬底100表面法线的夹角更大，宽度尺寸更大的鳍对短沟道的影响也更大。在其他实施例中，平行于所述衬底表面且沿垂直于鳍部延伸方向上，所述鳍部的顶部尺寸还可以等于底部尺寸，即所述鳍部的侧壁与所述衬底表面垂直。
本实施例中，与所述第二区域ii相邻的鳍部为第一鳍部110。也就是说，沿垂直于所述鳍部延伸方向上，所述第一鳍部110为最靠近所述第一区域i和第二区域ii交界处的鳍部。
本实施例中，所述衬底100以及鳍部的形成工艺为自对准双重图形化工艺以及cutfirst工艺；由于刻蚀负载效应，从而导致所述第一鳍部110的宽度尺寸大于所述第二鳍部120宽度尺寸。相应的，所述第一鳍部110侧壁与所述衬底100表面法线的夹角大于所述第二鳍部120侧壁与所述衬底100表面法线的夹角。对所述自对准双重图形化工艺以及cutfirst工艺的具体描述，请参考前述半导体结构的形成方法一实施例中的相应描述，在此不再赘述。
所述防穿通掺杂离子区用于防止所述鳍式场效应晶体管的源漏掺杂区之间发生穿通现象。所述防穿通掺杂离子区的离子类型与所述鳍式场效应晶体管的类型相反，也就是说，所述防穿通掺杂离子区的离子类型与所述源漏掺杂区的离子类型相反。如图10所示，所述第一鳍部110中的阴影表示所述第一鳍部110内具有防穿通掺杂离子。
当所述鳍式场效应晶体管为n型鳍式场效应晶体管时，所述防穿通掺杂离子区的离子类型为p型离子，所述p型离子包括硼离子、镓离子或铟离子；当所述鳍式场效应晶体管为p型鳍式场效应晶体管时，所述防穿通掺杂离子区的离子类型为n型离子，所述n型离子包括磷离子、砷离子或锑离子。
需要说明的是，为了使所述防穿通掺杂离子区能够较好地起到防穿通作用，根据实际工艺需求，将所述防穿通掺杂离子区的掺杂浓度设定在合理范围内。本实施例中，当所述防穿通掺杂离子区的离子类型为p型离子时，所述p型离子为硼离子，所述p型离子的掺杂浓度为1e12原子每平方厘米至1e14原子每平方厘米；当所述防穿通掺杂离子区的离子类型为n型离子时，所述n型离子为磷离子，所述n型离子的掺杂浓度为1e12原子每平方厘米至1e14原子每平方厘米。
本实施例中，所述第一鳍部110的宽度尺寸大于所述第二鳍部120的宽度尺寸，为了改善由所述第一鳍部11宽度尺寸较大所引起的短沟道效应，所述防穿通掺杂离子区位于所述第一鳍部110内。
所述隔离结构105作为半导体结构的隔离结构，用于对相邻器件或相邻鳍部起到隔离作用。本实施例中，所述隔离结构105的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
需要说明的是，所述半导体结构还包括：横跨所述鳍部的栅极结构(图未示)。对所述栅极结构的具体描述，请参考前述半导体结构的形成方法一实施例中的相应描述，在此不再赘述。
继续参考图17，示出了本发明半导体结构另一实施例的结构示意图。
本实施例与前述实施例的相同之处，本发明在此不再赘述。本实施例与前述实施例的不同之处在于：沿平行于所述衬底400表面且垂直于所述鳍部延伸方向上，所述第二鳍部420的宽度尺寸大于所述第一鳍部410的宽度尺寸；相应的，所述防穿通掺杂离子区位于所述第二鳍部内。
本实施例中，形成所述衬底400以及鳍部的工艺为自对准双重图形化工艺以及cutlast工艺。在去除所述第二区域的鳍部的过程中，由于去除图形层(例如有机介电层或底部抗反射涂层)的工艺容易对所述第一鳍部410造成损耗，从而导致所述第二鳍部420的宽度尺寸大于所述第一鳍部410的宽度尺寸。对所述自对准双重图形化工艺以及cutlast工艺的具体描述，请参考前述半导体结构的形成方法另一实施例中的相应描述，在此不再赘述。
本实施例中，平行于所述衬底400表面且沿垂直于鳍部延伸方向上，所述鳍部的顶部尺寸小于底部尺寸；相应的，所述第二鳍部420侧壁与所述衬底400表面法线的夹角大于所述第一鳍部410侧壁与所述衬底400表面法线的夹角。在其他实施例中，平行于所述衬底表面且沿垂直于鳍部延伸方向上，所述鳍部的顶部尺寸还可以等于底部尺寸，即所述鳍部的侧壁与所述衬底表面垂直。
所述隔离结构405作为半导体结构的隔离结构，用于对相邻器件或相邻鳍部起到隔离作用。本实施例中，所述隔离结构405的材料为氧化硅。
所述防穿通掺杂离子区用于防止所述鳍式场效应晶体管的源漏掺杂区之间发生穿通现象。本实施例中，为了改善由所述第二鳍部420宽度尺寸较大所引起的短沟道效应，所述防穿通掺杂离子区位于所述第二鳍部420内。如图17所示，所述第二鳍部420中的阴影表示所述第二鳍部420内具有防穿通掺杂离子。
对所述防穿通掺杂离子区的具体描述，请参考前述半导体结构一实施例中的相应描述，在此不再赘述。
需要说明的是，所述半导体结构还包括：横跨所述鳍部的栅极结构(图未示)。对所述栅极结构的具体描述，请参考前述半导体结构的形成方法一实施例中的相应描述，在此不再赘述。
本发明所述防穿通掺杂离子区位于宽度尺寸更大的所述鳍部内；一方面，可以改善由鳍部宽度尺寸较大所引起的短沟道效应，即有利于抑制半导体结构的短沟道效应；另一方面，宽度尺寸较小的鳍部内不具有所述防穿通掺杂离子区，相比防穿通掺杂离子区还位于宽度尺寸较小的鳍部内的方案，本发明可以避免出现宽度尺寸较小的鳍部内防穿通掺杂离子过多的情况，从而可以提高所形成半导体结构的载流子迁移率；因此，综合上述两个方面，通过本发明所述半导体结构，使半导体结构的电学性能得到提高。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。