半导体装置的制作方法

本申请要求于2016年5月2日在韩国知识产权局提交的第10-2016-0053978号韩国专利申请以及于2016年12月6日在美国专利商标局提交的第15/370,182号美国申请的优先权和权益，所述韩国专利申请和美国申请的公开内容通过引用全部包含于此。

根据示例性实施例的设备和方法涉及一种半导体装置。

背景技术：

近来，半导体装置正变得更小且具有更高的性能。因此，即使包括在半导体装置中的晶体管的小的结构差异也对半导体装置的性能产生大的影响。作为提高半导体装置的密度的缩放技术之一，已经提出了多栅极晶体管，在多栅极晶体管中，具有鳍形状或纳米线形状的硅体形成在基底上，栅极形成在硅体的表面上。

因为多栅极晶体管采用三维沟道，所以利于缩放。另外，可以增强电流控制能力，而不增加多栅极晶体管的栅极的长度。此外，可以有效地抑制涉及漏极电压对沟道区中的电位的影响的短沟道效应(sce)。

顺便提及，随着沟道变薄，自加热或电离发生得更频繁。结果，会降低半导体装置的可靠性。

技术实现要素：

一个或更多个示例性实施例提供了一种能够通过调节与漏极相邻的沟道区的厚度的方式来提高可靠性的半导体装置。

示例性实施例解决的目标可以不限于上述目标，因此，基于下面提供的描述，本领域技术人员可以清楚地理解在这里未提及的其他目标。

根据示例性实施例的方面，提供了一种半导体装置，所述半导体装置包括：漏区和源区，彼此间隔开；半导体图案，设置在漏区与源区之间，并且包括第一区域和第二区域，其中，第一区域的厚度大于第二区域的厚度，第一区域设置在漏区与第二区域之间；栅电极，与半导体图案交叉。

根据另一示例性实施例的方面，提供了一种半导体装置，所述半导体装置包括：基底；场绝缘膜，位于基底上；半导体图案，从基底突出并且包括第一区域和第二区域，其中，半导体图案的一部分从场绝缘膜的上表面突出；源区和漏区，设置在基底上且分别设置在半导体图案的两侧上；栅电极，与半导体图案交叉，其中，半导体图案的第一区域设置在漏区与第二区域之间，半导体图案的第一区域的厚度大于半导体图案的第二区域的厚度。

根据另一示例性实施例的方面，提供了一种半导体装置，所述半导体装置包括：漏区和源区，彼此间隔开；沟道区，设置在漏区与源区之间；栅电极，与沟道区交叉，其中，沟道区的与漏区邻近的区域的厚度大于沟道区的与源区邻近的区域的厚度。

附图说明

通过参照附图的下面的详细描述，上述的和其他的方面和特征将变得更明显，在附图中：

图1是根据示例性实施例的半导体装置的透视图；

图2是沿着图1的线a-a'截取的剖视图；

图3是根据示例性实施例的半导体装置的透视图；

图4是沿着图1的线a-a'截取的剖视图；

图5是沿着图1的线b-b'截取的剖视图；

图6是图5的区域k的放大图；

图7是沿着图1的线b-b'截取的剖视图；

图8是沿着图1的线b-b'截取的剖视图；

图9是图8中示出的区域l的放大图；

图10至图15是根据示例性实施例的半导体装置的剖视图；

图16至图23是沿着图1的线c-c'截取的剖视图；

图24至图32是根据示例性实施例的半导体装置的剖视图；

图33是图32中示出的区域m的放大图；

图34至图44是根据示例性实施例的半导体装置的剖视图；

图45是包括根据示例性实施例的半导体装置的片上系统(soc)系统的框图。

具体实施方式

现在将参照附图在下文中更充分地描述示例性实施例。然而，示例性实施例可以以不同的形式实施，并且不应被解释为限于在这里所阐述的示例性实施例。相反，提供这些示例性实施例，使得本公开将是彻底和完整的，并且将向本领域技术人员充分地传达发明构思的范围。贯穿说明书，相同的附图标记表示相同的组件。在附图中，为了清楚起见，夸大了层和区域的厚度。

将理解的是，当元件或层被称为“连接到”或“结合到”另一元件或层时，该元件或层可以直接连接到或结合到另一元件或层，或者可以存在中间元件或中间层。相反，当元件或层被称为“直接连接到”或“直接结合到”另一元件或层时，不存在中间元件或中间层。如在这里所使用的，术语“和/或”包括一个或更多个相关列出项的任意和全部组合。

还将理解的是，当层被称为“在”另一层或基底“上”时，该层可以直接在所述另一层或基底上，或者也可以存在中间层。相反，当元件被称为“直接在”另一元件“上”时，不存在中间元件。

将理解的是，虽然在这里可以使用术语第一、第二等来描述各种元件，但是这些元件不应该受这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。因此，在不脱离发明构思的教导的情况下，例如，下面讨论的第一元件、第一组件或第一部分可以被称为第二元件、第二组件或第二部分。

在描述示例性实施例的上下文中(特别是在权利要求的上下文中)使用的术语“一个(种)(者)”和“所述(该)”以及相似的指代要被解释为覆盖单数和复数两者，除非在这里另有指示或与上下文明显矛盾。除非另有说明，否则术语“包含”、“具有”、“包括”和“含有”要被解释为开放术语(即，意味着“包括但不限于”)。

除非另有定义，否则在这里使用的所有技术术语和科学术语具有与示例性实施例所属领域的普通技术人员通常理解的相同的含义。注意的是，除非另有说明，否则在这里提供的任意和全部示例或示例性术语的使用仅仅意图更好地说明示例性实施例，而不是对示例性实施例的范围的限制。此外，除非另有定义，否则在通常使用的字典中定义的所有术语不可以被过度解释。

将参照透视图、剖视图和/或平面图来描述示例性实施例。因此，示例性视图的轮廓可以根据制造技术和/或公差来进行修改。也就是说，示例性实施例不意图限制范围，而是意图覆盖可能由于制造工艺的变化导致的全部变化和修改。因此，附图中示出的区域以示意性形式示出，并且区域的形状通过图示的方式简单地呈现而不作为限制。

在下文中，将参照图1至图4描述根据示例性实施例的半导体装置。

图1是根据示例性实施例的半导体装置的透视图。图2是沿着图1的线a-a'截取的剖视图。图3是根据示例性实施例的半导体装置的透视图。图4是沿着图1的线a-a'截取的剖视图。

参照图1和图2，根据示例性实施例的半导体装置可以包括在基底100上的场绝缘膜101、鳍状图案110、漏区111、源区113、半导体图案115和栅极结构120。

基底100可以是例如体硅基底或soi(绝缘体上硅)基底。可选择地，基底100可以是硅基底或由诸如硅锗(sige)、锑化铟(insb)、碲化铅(pbte)化合物、砷化铟(inas)、磷化铟(inp)、砷化镓(gaas)和锑化镓(gasb)的其他材料制成的基底。可选择地，基底100可以通过在基体基底上生长外延层来形成。

场绝缘膜101可以形成在基底100上。场绝缘膜101可以围绕鳍状图案110的侧壁的至少一部分。

虽然为了示出的方便，图1中示出的鳍状图案110的侧壁被场绝缘膜101完全围绕，但是它仅仅是说明性的。例如，可以仅鳍状图案110的侧壁的一部分被场绝缘膜101围绕。

鳍状图案110可以形成在基底100上。鳍状图案110可以从基底100的上表面突出。鳍状图案110可以由场绝缘膜101来限定。

场绝缘膜101可以由包括氧化硅膜、氮化硅膜和氮氧化硅膜中的至少一种的材料制成。

鳍状图案110可以设置在半导体图案115的任一侧或两侧上。

鳍状图案110可以包括作为单元素半导体材料的硅或锗。可选择地，鳍状图案110可以包括化合物半导体，诸如iv-iv族化合物半导体或iii-v族化合物半导体。

作为iv-iv族化合物半导体的示例，外延层可以包括包含碳(c)、硅(si)、锗(ge)和锡(sn)中的至少两种的二元化合物或三元化合物或者掺杂有iv族元素的这样的化合物。

作为iii-v族化合物半导体的示例，外延层可以包括由作为iii族元素的铝(al)、镓(ga)和铟(in)中的至少一种以及作为v族元素的磷(p)、砷(as)和锑(sb)中的一种组成的二元化合物、三元化合物或四元化合物。

在示例性实施例中，漏区111和源区113可以形成在基底100上。漏区111和源区113可以形成在例如鳍状图案110上。漏区111可以与源区113间隔开。漏区111和源区113可以通过半导体图案115连接到彼此。漏区111和源区113可以分别设置在半导体图案115的两侧上。

如果晶体管是pmos晶体管，则漏区111和源区113可以包括压应力材料。例如，压应力材料可以是具有比si的晶格常数大的晶格常数的材料，诸如sige。压应力材料可以通过对漏区111和源区113施加压应力来改善沟道区中的载流子的迁移率。

如果晶体管是nmos晶体管，则漏区111和源区113可以由与基底110相同的材料制成，或者可以由拉应力材料制成。例如，如果基底100由si制成，则漏区111和源区113可以由si制成或者可以由具有比si的晶格常数小的晶格常数的材料(例如，sic)制成。

如果需要，在用于形成漏区111和源区113的外延工艺期间，可以用杂质原位掺杂漏区111和源区113。

漏区111和源区113可以具有菱形形状、圆形形状和矩形形状中的至少一种。虽然在图1中漏区111和源区113的侧面具有菱形形状(五边形形状或六边形形状)，但该形状不限于此。

半导体图案115可以形成在漏区111与源区113之间。半导体图案115可以是例如沟道区。

半导体图案115的一端可以连接到漏区111，半导体图案115的另一端可以连接到源区113。

半导体图案115可以与鳍状图案110平行地延伸。换句话说，半导体图案115可以延伸为使得其与栅极结构120交叉。

半导体图案115可以从基底100突出。半导体图案115的一部分可以从场绝缘膜101的上表面突出。例如，场绝缘膜101可以围绕半导体图案115的至少一部分。

半导体图案115的被场绝缘膜101围绕的部分的厚度ws1可以不同于设置在漏区111或源区113下面的鳍状图案110的厚度wf。在示例性实施例中，半导体图案115的被场绝缘膜101围绕的部分的厚度ws1可以小于设置在漏区111或源区113下面的鳍状图案110的厚度wf。可以在栅极结构120延伸的方向上测量该厚度。

栅极结构120可以与半导体图案115交叉。栅极结构120可以形成在漏区111与源区113之间。换句话说，漏区111和源区113可以分别形成在栅极结构120的两侧。栅极结构120可以延伸，使得其与半导体图案115交叉。栅极结构120可以包括栅电极121、栅极绝缘膜123、栅极间隔件125。

栅电极121可以与半导体图案115的区域ii(参见图6)交叉。下面将对其做出详细描述。

栅电极121可以包括导电材料。虽然栅电极121被示出为单层，但是这仅仅是说明性的。例如，栅电极121可以包括调节逸出功的逸出功导电层以及填充由逸出功导电层产生的空间的填充导电层。

栅电极121可以包括例如tin、wn、tan、ru、tic、tac、ti、ag、al、tial、tialn、tialc、tacn、tasin、mn、zr、w和al中的至少一种。可选择地，栅电极121可以由不是金属的si、sige等制成。栅电极121可以经由但不限于替换工艺形成。

栅极绝缘层123可以形成在栅电极121的侧壁上以及栅电极121与场绝缘膜101之间。另外，栅极绝缘膜123可以形成在半导体图案115的从场绝缘膜101的上表面突出的侧壁的部分上，并且可以形成在半导体图案115的上表面上。

虽然在附图中未示出，但是界面膜可以形成在栅极绝缘膜123与半导体图案115之间。另外，根据形成界面膜的方法，界面膜可以与栅极绝缘膜123的轮廓共形。

栅极绝缘膜123可以包括氧化硅、氮氧化硅、氮化硅和具有大于氧化硅的介电常数的介电常数的高k材料中的至少一种。

例如，高k材料可以包括氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌中的至少一种。

高k材料不限于此，高k材料可以包括金属氮化物(例如，氮化铪)和/或氮氧化物(氮氧化铪)。

例如，栅极间隔件125可以形成在漏区111与栅电极121之间以及源区113与栅电极121之间。然而，这仅仅是说明性的。在一些处理中，栅极间隔件125的至少一部分可以形成在漏区111和源区113上。栅极间隔件125可以在与栅电极121延伸的相同方向上延伸。

虽然栅极间隔件125被示为具有单膜结构，但这仅仅是说明性的。例如，栅极间隔件125可以具有多膜结构。

栅极间隔件125可以具有但不限于矩形形状。例如，栅极间隔件125可以根据处理而具有各种形状。

栅极间隔件125可以包括氮化硅(sin)、氮氧化硅(sion)、氧化硅(sio2)、氮碳氧化硅(siocn)及其组合中的至少一种。

在下文中，将参照图1、图3和图4来描述根据示例性实施例的半导体装置。为了说明的清楚，将省略冗余的描述。

图3是根据示例性实施例的半导体装置的透视图，为了示出的清楚，在图3中从装置移除了图1中示出的栅极结构120。图4是沿着图1和图3的线a-a'截取的剖视图。

参照图1、图3和图4，与图2不同，半导体图案115的被场绝缘膜101围绕的部分的厚度ws2可以基本上等于设置在漏区111或源区113下面的鳍状图案110的厚度wf。换句话说，半导体图案115的被场绝缘膜101围绕的部分的厚度的分布可以基本上等于设置在漏区111或源区113下面的鳍状图案110的厚度。

例如，当执行后栅极工艺时，可以仅将半导体图案115的从场绝缘膜101的上表面突出的部分图案化。在这种情况下，半导体图案115的被场绝缘膜101围绕的部分的厚度ws2可以大于半导体图案115的从场绝缘膜101的顶表面突出的要被图案化部分的厚度w3。

在下文中，将参照图1、图5和图6来描述根据示例性实施例的半导体装置。为了说明的清楚，将省略冗余的描述。

图5是沿着图1的线b-b'截取的剖视图。图6是图5的区域k的放大图。在图5和图6中，为了示出的清楚，未示出栅极结构120等。

参照图1、图5和图6，半导体图案115可以包括区域i、区域ii和区域iii。

区域ii可以设置在区域i与区域iii之间。区域i可以设置在漏区111与区域ii之间。区域iii可以设置在源区113与区域ii之间。

区域i可以设置得比区域iii更靠近漏区111。区域iii可以设置得比区域i更远离漏区111。

半导体图案115的区域i可以包括与漏区111间隔开第一距离d1的第一位置p1。半导体图案115的区域i在第一位置p1处的厚度可以是w1。

半导体图案115的区域i可以包括与漏区111间隔开第二距离d2的第二位置p2。第二距离d2可以大于第一距离d1。半导体图案115的区域i在第二位置p2处的厚度可以是w2。

在示例性实施例中，半导体图案115的区域i在位置(例如，诸如p1、p2等)处的厚度可以从源区113朝向漏区111增大。例如，区域i在第一位置p1处的厚度w1可以大于区域i在第二位置p2处的厚度w2。

半导体图案115的区域ii可以包括与漏区111间隔开第三距离d3的第三位置p3。第三距离d3可以大于第一距离d1和第二距离d2。例如，第三距离d3可以大于从漏区111到区域i与区域ii之间的边界的距离。半导体图案115的区域ii在第三位置p3处的厚度可以是w3。

半导体图案115可以在第一方向x1上延伸。栅极结构120可以在与第一方向x1交叉的第二方向x2上延伸。例如，栅电极121可以与半导体图案115交叉。更具体地，例如，栅电极121可以与半导体图案115的区域ii交叉。与半导体图案115的区域ii交叉的栅电极121可以是被施加相同电压的单栅电极121。

半导体图案115的区域iii可以包括与漏区111间隔开第四距离d4的第四位置p4。第四距离d4可以大于第一距离d1、第二距离d2和第三距离d3。例如，第四距离d4可以大于从漏区111到区域ii与区域iii之间的边界的距离。半导体图案115的区域iii在第四位置p4处的厚度可以是w4。

半导体图案115的区域iii可以包括与漏区111间隔开第五距离d5的第五位置p5。第五距离d5可以大于第一距离d1、第二距离d2、第三距离d3和第四距离d4。半导体图案115的区域iii在第五位置p5处的厚度可以是w5。

半导体图案115的区域iii在特定位置(例如，p4、p5等)处的厚度从源区113朝向漏区111可以是恒定的。例如，半导体图案115的区域iii在第四位置p4处的厚度w4可以基本上等于半导体图案115的区域iii在第五位置p5处的厚度w5。

换句话说，半导体图案115的区域iii在第四位置p4处的厚度分布可以基本上等于半导体图案115的区域iii在第五位置p5处的厚度分布。

在示例性实施例中，半导体图案115的区域i的厚度可以大于半导体图案115的区域ii的厚度。例如，半导体图案115的区域i的厚度可以是区域i在第一位置p1处的厚度w1。另外，例如，半导体图案115的区域ii的厚度可以是区域ii在第三位置p3处的厚度w3。

例如，半导体图案115的区域i的厚度可以大于半导体图案115的区域iii的厚度。在这点上，例如，半导体图案115的区域i的厚度可以是区域i在第一位置p1处的厚度w1。另外，例如，半导体图案115的区域iii的厚度可以是区域iii在第四位置p4处的厚度w4。

半导体图案115的区域iii的厚度可以基本上等于半导体图案115的区域ii的厚度。换句话说，例如，半导体图案115的区域iii的厚度分布可以基本上等于半导体图案115的区域ii的厚度分布。

在这点上，例如，半导体图案115的区域iii的厚度可以是区域iii在第四位置p4处的厚度w4。另外，例如，半导体图案115的区域ii的厚度可以是区域ii在第三位置p3处的厚度w3。

例如，可以在第二方向x2上测量厚度w1至w5。例如，第二方向x2可以指栅电极121延伸所沿的方向。例如，第二方向x2可以与半导体图案115延伸所沿的方向交叉。

在前面的描述中，已经将半导体图案115的每个部分的厚度描述为在与漏区111间隔开预定距离的位置处在第二方向x2上的厚度。然而，这仅仅是说明性的。可选择地，半导体图案115的每个部分的厚度可以是半导体图案115的每个部分处的厚度的平均值。例如，区域i的厚度可以是与漏区111间隔开预定距离的位置(例如，p1和p2)处在第二方向x2上的厚度(例如，w1和w2)的平均值。

根据示例性实施例的半导体装置可以通过使得半导体图案115作为在漏区111附近比在源区113附近更厚的沟道区工作的方式减少自加热或电离。结果，可以提高半导体装置的可靠性。

在根据示例性实施例的半导体装置中，半导体图案115的更靠近漏区111的部分的厚度大于半导体图案115的中心部分的厚度，使得可以提高半导体装置的可靠性。

在下文中，将描述用于制造根据示例性实施例的半导体装置的方法的处理步骤。首先，可以在基底上形成鳍状图案。在示例性实施例中，在形成鳍状图案之后，可以将鳍状图案的一部分图案化，使得可以形成半导体图案。

然而，这不限于此。例如，在形成鳍状图案之后，可以在不将鳍状图案的一部分图案化的情况下形成场绝缘膜。在这种情况下，可以将鳍状图案的从场绝缘膜的上表面突出的部分图案化。

可选择地，可以在鳍状图案上形成虚设栅电极等，而不用将鳍状图案的从场绝缘膜的上表面突出的部分图案化。在后栅极工艺的情况下，可以在已经形成了源区和漏区之后去除虚设栅电极。此时，可以将鳍状图案图案化，使得可以形成半导体图案。

在下文中，将参照图1和图7来描述根据示例性实施例的半导体装置。为了说明的清楚，将省略冗余的描述。在图7中，为了说明的清楚，未示出栅极结构120等。

图7是沿图1的线b-b'截取的剖视图。

参照图1和图7，连接区域115l1和115l2可以分别进一步设置在半导体图案115与漏区111之间以及半导体图案115与源区113之间。连接区域115l1和115l2可以是鳍状图案110的部分。

例如，在后栅极工艺等中，可以在已经形成了漏区111和源区113之后去除虚设栅电极。然而，可以保留虚设栅极间隔件。可以在连接区域115l2和115l1上形成虚设栅极间隔件。在已经去除了虚设栅极电极之后在对暴露的鳍状图案进行图案化时，由于虚设栅极间隔件，可以不对连接区域115l2和115l1图案化。可以在随后的工艺期间去除连接区域115l2和115l1中的至少一者。

在下文中，将参照图1、图8和图9来描述根据示例性实施例的半导体装置。为了说明的清楚，将省略冗余的描述。

图8是沿着图1的线b-b'截取的剖视图。图9是图8中示出的区域l的放大图。在图8和图9中，为了说明的清楚，未示出栅极结构120等。

参照图1、图8和图9，半导体图案115的区域iii在诸如p4、p5等的位置处的厚度可以从源区113朝向漏区111减小。

例如，半导体图案115的区域iii在第四位置p4处的厚度w4可以小于半导体图案115的区域iii在第五位置p5处的厚度w5。

半导体图案115的区域iii的厚度可以大于半导体图案115的区域ii的厚度。在这点上，例如，半导体图案115的区域iii的厚度可以是区域iii在第四位置p4处的厚度w4。例如，半导体图案115的区域ii的厚度可以是区域ii在第三位置p3处的厚度w3。

半导体图案115的区域iii的厚度可以基本上等于半导体图案115的区域i的厚度。换句话说，例如，半导体图案115的区域iii的厚度分布可以基本上等于半导体图案115的区域i的厚度分布。然而，半导体图案115的区域iii的厚度可以小于半导体图案115的区域i的厚度。

在这点上，例如，半导体图案115的区域i的厚度可以是区域i在第一位置p1处的厚度w1。

在前面的描述中，已经将半导体图案115的每个部分的厚度描述为在与漏区111间隔开预定距离的位置处在第二方向x2上的厚度。然而，这仅仅是说明性的。例如，半导体图案115的区域iii的厚度可以是半导体图案115的区域iii的厚度的平均值。例如，区域iii的厚度可以是在与漏区111间隔开预定距离的位置(例如，p4和p5)处在第二方向x2上的厚度(例如，w4和w5)的平均值。

在下文中，将参照图1和图10来描述根据示例性实施例的半导体装置。为了说明的清楚，将省略冗余的描述。

图10是用于示出根据示例性实施例的半导体装置的视图。具体地，图10是半导体图案115的沿图1的线b-b'截取的部分的放大剖视图。在图10中，为了说明的清楚，未示出栅极结构120等。

参照图1和图10，半导体图案115的区域i在第一位置p1处的厚度w1可以基本上等于在第二位置p2处的厚度w2。

例如，半导体图案115的区域i的厚度从源区113朝向漏区111可以是恒定的。在示例性实施例中，半导体图案115的区域i可以具有矩形形状。

虽然在图10中半导体图案115的区域ii的侧壁与半导体图案115的区域i的侧壁以直角接触，但是这仅仅是说明性的。例如，要理解的是，半导体图案115的区域ii的侧壁可以与半导体图案115的区域i的侧壁以任何角度接触。

半导体图案115的区域iii的厚度从源区113朝向漏区111可以总体上恒定。例如，半导体图案115的区域iii在第四位置p4处的厚度w4可以基本上等于在第五位置p5处的厚度w5。

半导体图案115的区域i的厚度可以大于区域ii和区域iii中的每者的厚度。半导体图案115的区域ii的厚度可以基本上等于区域iii的厚度。

在下文中，将参照图1和图11来描述根据示例性实施例的半导体装置。为了说明的清楚，将省略冗余的描述。

图11是用于示出根据本公开的一些示例性实施例的半导体装置的视图。具体地，图11是半导体图案115沿图1的线b-b'截取的部分的放大剖视图。在图11中，为了说明的清楚，未示出栅极结构120等。

参照图1和图11，半导体图案115的区域iii的厚度从漏区111朝向源区113可以总体上恒定。

例如，半导体图案115的区域i在第一位置p1处的厚度可以基本上等于半导体图案115的区域iii在第四位置p4处的厚度。然而，例如，半导体图案115的区域iii的厚度可以小于半导体图案115的区域i的厚度。

在示例性实施例中，半导体图案115的区域i和区域iii可以具有矩形形状。

虽然在图11中半导体图案115的区域ii的侧壁与半导体图案115的区域iii的侧壁以直角接触，但是这仅仅是说明性的。例如，要理解的是，半导体图案115的区域ii的侧壁可以与半导体图案115的区域iii的侧壁以任何角度接触。

半导体图案115的区域ii的厚度可以小于区域i和区域iii中的每者的厚度。

在下文中，将参照图1和图12来描述根据示例性实施例的半导体装置。为了说明的清楚，将省略冗余的描述。

图12是用于示出根据示例性实施例的半导体装置的视图。具体地，图12是半导体图案115的沿着图1的线b-b'截取的部分的放大剖视图。在图12中，为了说明的清楚，未示出栅极结构120等。

参照图1和图12，半导体图案115的区域i的侧壁可以具有倒圆形状。

例如，区域i的一个侧壁可以与半导体图案115的区域ii接触。例如，半导体图案115的区域i的另一侧壁可以连接到漏区111。

半导体图案115的区域i的厚度可以从源区113朝向漏区111增大。例如，半导体图案115的区域i在第一位置p1处的厚度w1可以大于在第二位置p2处的厚度w2。

半导体图案115的区域i的厚度可以大于区域ii和区域iii中的每者的厚度。半导体图案115的区域ii的厚度可以基本上等于区域iii的厚度。

在下文中，将参照图1和图13来描述根据示例性实施例的半导体装置。为了说明的清楚，将省略冗余的描述。

图13是用于示出根据示例性实施例的半导体装置的视图。具体地，图13是半导体图案115沿着图1的线b-b'截取的部分的放大剖视图。在图13中，为了说明的清楚，未示出栅极结构120等。

参照图1和图13，半导体图案115的区域iii的侧壁可以具有倒圆形状。

例如，区域iii的一个侧壁可以与半导体图案115的区域ii接触。例如，半导体图案115的区域iii的另一侧壁可以连接到源区113。

半导体图案115的区域iii的厚度可以从漏区111朝向源区113增大。例如，半导体图案115的区域iii在第四位置p4处的厚度w4可以小于在第五位置p5处的厚度w5。

半导体图案115的区域i的厚度可以基本上等于区域iii的厚度。然而，例如，半导体图案115的区域iii的厚度可以小于半导体图案115的区域i的厚度。

半导体图案115的区域ii的厚度可以小于区域i和区域iii中的每者的厚度。

在下文中，将参照图1和图14来描述根据示例性实施例的半导体装置。为了说明的清楚，将省略冗余的描述。

图14是用于示出根据示例性实施例的半导体装置的视图。具体地，图14是半导体图案115的沿着图1的线b-b'截取的部分的放大剖视图。在图14中，为了说明的清楚，未示出栅极结构120等。

参照图1和图14，半导体图案115的区域i的侧壁可以具有逐渐收缩的形状(taperedshape)。

例如，半导体图案115的区域i的一个侧壁可以接触半导体图案115的区域ii。例如，半导体图案115的区域i的另一侧壁可以连接到漏区111。

半导体图案115的区域i的厚度可以从源区113朝向漏区111增大。例如，半导体图案115的区域i在第一位置p1处的厚度w1可以大于在第二位置p2处的厚度w2。

半导体图案115的区域i的厚度可以大于区域ii和区域iii中的每者的厚度。半导体图案115的区域ii的厚度可以基本上等于区域iii的厚度。

在下文中，将参照图1和图15来描述根据示例性实施例的半导体装置。为了说明的清楚，将省略冗余的描述。

图15是用于示出根据示例性实施例的半导体装置的视图。具体地，图15是半导体图案115的沿着图1的线b-b'截取的部分的放大剖视图。在图15中，为了说明的清楚，未示出栅极结构120等。

参照图1和图15，半导体图案115的区域iii的侧壁可以具有逐渐收缩的形状。

例如，区域iii的一个侧壁可以与半导体图案115的区域ii接触。例如，半导体图案115的区域iii的另一侧壁可以连接到源区113。

半导体图案115的区域iii的厚度可以从漏区111朝向源区113增大。例如，半导体图案115在第四位置p4处的区域iii的厚度w4可以小于在第五位置p5处的厚度w5。

半导体图案115的区域i的厚度可以基本上等于区域iii的厚度。然而，例如，半导体图案115的区域iii的厚度可以小于半导体图案115的区域i的厚度。

半导体图案115的区域ii的厚度可以小于区域i和区域iii中的每者的厚度。

在下文中，将参照图1和图16至图23来描述根据示例性实施例的半导体装置。为了说明的清楚，将省略冗余的描述。

图16至图23是沿着图1的线c-c'截取的剖视图。

参照图1和图16至图23，半导体图案115可以具有导线的形状。

半导体图案115可以形成在基底100上方，在半导体图案115与基底100之间有间隔。半导体图案115可以穿透栅极结构120。栅电极121的一部分可以设置在半导体图案115与基底100之间。换句话说，栅电极121可以围绕半导体图案115。

栅极绝缘膜123可以形成在栅电极121与栅极间隔件125之间以及栅电极121与基底100之间。另外，栅极绝缘膜123可以围绕半导体图案115。

可以在第三方向x3上测量半导体图案115的每个部分的厚度，第三方向x3可以指穿透基底100的方向。例如，第三方向x3可以垂直于基底100。在示例性实施例中，第三方向x3可以与半导体图案115延伸所沿的第一方向x1和栅极结构120延伸所沿的第二方向x2交叉。

然而，这不限于此。例如，半导体图案115中的每个部分的厚度可以是半导体图案115的直径。

例如，半导体图案115的区域i的厚度可以是区域i在与漏区111间隔开第一距离d1的第一位置p1处的直径w1。例如，半导体图案115的区域ii的厚度可以是区域ii在与漏区111间隔开第三距离d3的第三位置p3处的直径w3。例如，半导体图案115的区域iii的厚度可以是区域iii在与漏区111间隔开第四距离d4的第四位置p4处的直径w4。

可选择地，半导体图案115的每个部分的厚度可以是与漏区111间隔开预定距离的位置处的直径的平均值。

例如，半导体图案115的区域i的厚度可以是与漏区111间隔开预定距离的位置(例如，p1、p2等)处的直径(例如，w1、w2等)的平均值。

例如，半导体图案115的区域iii的厚度可以是与漏区111间隔开预定距离的位置(例如，p4、p5等)处的直径(例如，w4、w5等)的平均值。

参照图16至图23，半导体图案115的区域i的厚度可以基本上等于或大于区域iii的厚度。半导体图案115的区域i的厚度可以大于区域ii的厚度。半导体图案115的区域iii的厚度可以基本上等于或大于区域ii的厚度。

在下文中，将参照图24至图31来描述根据示例性实施例的半导体装置。为了说明的清楚，将省略冗余的描述。

参照图24至图31，半导体图案115可以包括第一半导体图案115-1和第二半导体图案115-2。

第一半导体图案115-1和第二半导体图案115-2中的每者可以形成在基底100上方并在其间具有间隔。第一半导体图案115-1和第二半导体图案115-2可以彼此间隔开。第一半导体图案115-1可以比第二半导体图案115-2更远离基底100。例如，第一半导体图案115-1和第二半导体图案115-2可以具有导线的形状。

第一半导体图案115-1和第二半导体图案115-2中的每者可以包括区域i、区域ii和区域iii。第一半导体图案115-1和第二半导体图案115-2的区域i、ii和iii的厚度与上述半导体图案115的厚度相同；因此，将省略冗余的说明。

第一半导体图案115-1和第二半导体图案115-2可以穿透栅极结构120。栅电极121的一部分可以介于第一半导体图案115-1与第二半导体图案115-2之间。另外，栅电极121的另一部分可以介于第二半导体图案115-2与基底100之间。换句话说，栅电极121可以围绕第一半导体图案115-1和第二半导体图案115-2。

栅极绝缘膜123可以围绕第一半导体图案115-1和第二半导体图案115-2。

在下文中，将参照图32和图33来描述根据示例性实施例的半导体装置。为了说明的清楚，将省略冗余的描述。

图32是根据示例性实施例的半导体装置的剖视图。图33是图32中示出的区域m的放大图。

参照图32和图33，基底100可以包括基体基底100'和掩埋氧化物膜103。掩埋氧化物膜103可以形成在基体基底100'上。

半导体图案115可以形成在掩埋氧化物膜103上。漏区111和源区113可以形成在掩埋氧化物膜103上。

漏区111、源区113和半导体图案115可以在与栅极结构120延伸所沿的方向x2相同的方向上延伸。

在第三方向x3上测量半导体图案115的每个部分的厚度。例如，第三方向x3可以垂直于基底100。在示例性实施例中，第三方向x3可以与漏区111、源区113和半导体图案115延伸所沿的方向x2交叉。

半导体图案115的区域i的厚度可以大于区域iii的厚度。半导体图案115的区域i的厚度可以大于区域ii的厚度。半导体图案115的区域iii的厚度可以基本上等于区域ii的厚度。

符号h1可以指半导体图案115的区域i在第一位置p1处从基体基底100'的上表面到区域i的上表面的高度。符号h2可以指半导体图案115的区域i在第二位置p2处从基体基底100'的上表面到区域i的上表面的高度。

在半导体图案115的区域i的位置(例如，p1、p2等)处，区域i自基体基底100'的高度可以从源区113朝向漏区111增大。例如，高度h1可以大于高度h2。

符号h3可以指半导体图案115的区域ii在第三位置p3处从基体基底100'的上表面到区域ii的上表面的高度。

符号h4可以指半导体图案115的区域iii在第四位置p4处从基体基底100'的上表面到区域iii的上表面的处的高度。符号h5可以指半导体图案115的区域iii在第五位置p5处从基体基底100'的上表面到区域iii的上表面的高度。

在半导体图案115的区域iii的位置(例如，p4、p5等)处，区域iii自基体基底100'的高度从源区113朝向漏区111可以基本上恒定。例如，高度h4可以基本上等于高度h5。

在示例性实施例中，高度h4可以基本上等于高度h3，但不限于此。例如，高度h4可以大于高度h3。

在下文中，将参照图34来描述根据示例性实施例的半导体装置。为了说明的清楚，将省略冗余的描述。

图34是根据示例性实施例的半导体装置的剖视图。

参照图34，与图32不同，栅极间隔件125与漏区111或源区113没有竖直重叠的区域。这可以是在形成半导体图案115之后形成栅极间隔件125的情况。另一方面，在图32中，例如，如在后栅极工艺中，在去除虚设栅电极之后将半导体图案115图案化。将参照图32中示出的示例进行下面的描述。

在下文中，将参照图35至图41来描述根据示例性实施例的半导体装置。为了说明的清楚，将省略冗余的描述。

图35至图41是用于示出根据示例性实施例的半导体装置的剖视图。具体地，图35至图41是图32中示出的半导体装置的半导体图案115的放大图。

参照图35至图41，在半导体图案115的区域iii中的位置(例如，p4、p5等)处，区域iii自基体基底100'的高度可以基本上恒定或者从源区113朝向漏区111减小。例如，高度h5可以等于或大于高度h4。符号h5可以指第五位置p5处从基体基底100'的上表面到区域iii的上表面的高度。

半导体图案115的区域i的厚度可以基本上等于或大于区域iii的厚度。半导体图案115的区域i的厚度可以大于区域ii的厚度。半导体图案115的区域iii的厚度可以基本上等于或大于区域ii的厚度。

在下文中，将参照图42至图44来描述根据示例性实施例的半导体装置。为了说明的清楚，将省略冗余的描述。

图42至图44是根据示例性实施例的半导体装置的剖视图。

参照图42至图44，源区113可以形成在基底100中。

半导体图案115可以形成在基底100上，并且可以在第三方向x3上延伸。半导体图案115的区域ii可以设置在基底100与区域i之间。半导体图案115的区域iii可以设置在区域ii与基底100之间。

例如，半导体图案115可以具有导线的形状。

漏区111可以形成在半导体图案115上。例如，漏区111可以形成在半导体图案115的区域i上。区域i可以设置在漏区111与区域ii之间。

栅极结构120可以围绕半导体图案115。例如，半导体图案115可以穿透栅极结构120。栅电极121可以与半导体图案115的区域ii交叉。也就是说，栅电极121可以围绕半导体图案115的区域ii。栅极间隔件125可以形成在基底100与栅电极121之间。

可以在第一方向x1上测量半导体图案115中的每个部分的厚度。例如，第一方向x1可以与半导体图案115延伸所沿的方向交叉。然而，这不限于此。例如，半导体图案115中的每个部分的厚度可以是半导体图案115的直径。可选择地，半导体图案115中的每个部分的厚度可以是与漏区111间隔开预定距离的位置处的直径的平均值。

虽然已经参照附图描述了包括在根据示例性实施例的半导体装置中的半导体图案115，但是半导体图案115的形状不限于此。例如，半导体图案115可以具有半导体图案115的区域i的厚度w1基本上等于或大于区域iii的厚度w4的形状。可选择地，半导体图案115可以具有半导体图案115的区域i的厚度w1大于区域ii的厚度w3的形状。

图45是包括根据示例性实施例的半导体装置的片上系统(soc)系统的框图。

参照图45，soc系统1000可以包括应用处理器1001和dram1060。

应用处理器1001可以包括中央处理单元(cpu)1010、多媒体系统1020、总线(例如，多级互连总线)1030、存储器系统1040和外围电路1050。

cpu1010可以执行驱动soc系统1000所需的操作。在一些示例性实施例中，cpu1010可以被配置在包括多个核的多核环境中。

多媒体系统1020可以用在soc系统1000中用于执行各种类型的多媒体功能。多媒体系统1020可以包括3d引擎模块、视频编解码器、显示系统、相机系统、后处理器等。

总线1030可以用于cpu1010、多媒体系统1020、存储器系统1040与外围电路1050之间的数据通信。在示例性实施例中，总线1030可以具有多层结构。具体地，例如，总线1030的示例可以包括多层ahb(高级高性能总线)和多层axi(高级可扩展接口)，但不限于此。

存储器系统1040可以向应用处理器1001提供用于与外部存储器(例如，dram1060)的高速操作所需的环境。在一些示例性实施例中，存储器系统1040可以包括用于控制外部存储器(例如，dram1060)的附加控制器(例如，dram控制器)。

外围电路1050可以提供便于soc系统1000与外部装置(例如，主板)之间的连接所必需的环境。因此，外围电路1050可以具有使得连接到soc系统1000的外部装置与系统兼容的各种接口。

dram1060可以作为应用处理器1001操作所必需的操作存储器来工作。在一些示例性实施例中，如图45所示，dram1060可以设置在应用处理器1001的外部。具体地，dram1060可以与应用处理器1001封装为层叠封装(pop)组件。

soc系统1000的至少一个元件可以包括根据上述示例性实施例的至少一个半导体装置。

虽然已经参照发明构思的示例性实施例具体示出并描述了发明构思，但是本领域普通技术人员将理解的是，在不脱离如权利要求限定的发明构思的精神和范围的情况下，可以在其中作出形式和细节上的各种变化。因此期望的是，示例性实施例在所有方面被认为是说明性的而不是限制性的，参照权利要求而不是前面的描述来指示发明构思的范围。