三维叠层半导体结构的制造方法及其制得的结构与流程

本发明涉及一种三维叠层半导体结构的制造方法及其制得的结构，且特别是有关于一种具有气隙(air-gaps)于绝缘层内的三维叠层半导体结构及其制造方法。

背景技术：

非易失性存储器元件在设计上有一个很大的特性是，当存储器元件失去或移除电源后仍能保存数据状态的完整性。目前业界已有许多不同型态的非易失性存储器元件被提出。不过相关业者仍不断研发新的设计或是结合现有技术，进行存储单元平面的叠层以达到具有更高储存容量的存储器结构。例如已有一些三维叠层与非门(nand)型闪存结构被提出。然而，传统的三维叠层存储器结构仍有一些问题需要被解决。

例如，在三维叠层存储器结构中的一阵列区域中，相邻叠层的导电层之间的电容过高，而当结构中的阵列区域更大或是所需架构的叠层数目更多时，电容会更高。再者，以传统方法制作的三维叠层存储器结构，当结构中所需架构的叠层数目很多时，其叠层容易出现弯曲甚至倒塌的问题。

技术实现要素：

本发明涉及一种三维叠层半导体结构的制造方法及其制得的结构。根据实施例，多个具有气隙(air-gaps)的绝缘层和导电层交替叠层，使形成的三维叠层存储器结构的重量可减少，且可降低相邻导电层之间的电容。

根据一实施例，提出一种三维叠层半导体结构的制造方法，包括：形成一多层叠层于一基板上方，多层叠层包括多个氮化层和多个多晶硅层交替叠层而成；形成多个通道孔垂直于基板；图案化多层叠层而形成线性间距于通道孔之间且垂直于基板，其中所述线性间距向下延伸而暴露出氮化层和多晶硅层的侧壁；通过线性间距以具有气隙的多层绝缘层置换多晶硅层；和通过线性间距以多层导电层置换氮化层。

根据一实施例，提出一种三维叠层半导体结构，包括一基板，具有一阵列区域(arrayarea)和一周边区域；一图案化多层叠层(patternedmulti-layeredstack)形成于基板上方且位于阵列区域内。图案化多层叠层包括：具有气隙的多层绝缘层；多层导电层，其中绝缘层和导电层交替地叠层；和多个通道孔垂直于基板并向下延伸而穿过绝缘层和导电层。

为了对本发明上述及其他方面有更佳的了解，下文特列举实施例，并配合所附附图详细说明如下：

附图说明

图1～8b绘示本发明一实施例的三维叠层半导体结构的制造方法。

【符号说明】

10：基板

11m：多层叠层

21m-1：图案化多层叠层

111：氮化层

112：多晶硅层

113：底氧化层

114：顶氧化层

12：孔洞

13：通道孔

131：电荷捕捉层

132：多晶硅通道层

133：介电介质层

14：帽盖氧化层

16：线性图案

161、162、163：线性间距

171：第一空腔

172：第二空腔

18：氧化层

181：第一氧化部

182：第二氧化部

19：导电层

191：介电内衬层

192：氮化钛层

193：金属钨层

gair：气隙

ax：短轴

al：长轴

lair：气隙的最大长度

li：气隙至相邻导电层的距离

具体实施方式

在此揭露内容的实施例中，提出三维叠层半导体结构的制造方法及其制得的结构。根据实施例提出的制造方法，于三维叠层存储器结构中的一阵列区域中，一图案化多层叠层(apatternedmulti-layeredstack)包括多个具有气隙(air-gaps)的绝缘层和导电层交替叠层形成于一基板上方。根据实施例的方法可以减少三维叠层存储器结构的重量，因此于制造三维叠层存储器结构时，通道孔(channelhole)结构(例如具有ono层和多晶硅通道层)作为支撑柱体可以支撑更多的叠层。再者，由于绝缘层内气隙(air-gaps)的存在，可降低叠层的相邻导电层(例如作为字线)之间的电容。再者，实施例方法不会对结构中的相关元件和层造成损伤。实施例方法特别适合用于制造具有大面积阵列区域的三维叠层存储器结构，且制得的结构具有稳固的架构(因绝缘层重量减少，造成对支撑柱体较少的重量负载)、相关元件和层具有完整构型、以及可增进三维叠层存储器结构的电子特性。

此揭露内容的实施例其应用十分广泛，可应用在许多三维叠层半导体结构的工艺。举例来说，实施例可应用在三维垂直通道(vertical-channel)式的半导体元件，但本发明并不以此应用为限。以下提出相关实施例，配合附图以详细说明本发明所提出的三维叠层半导体结构的制造方法及其相关结构。然而本发明并不仅限于此。实施例中的叙述，如细节结构、工艺步骤和材料应用等等，仅为举例说明用，本发明欲保护的范围并非仅限于所述的方案。

需注意的是，本发明并非显示出所有可能的实施例，相关领域者可在不脱离本发明的精神和范围内对实施例的结构和工艺加以变化与修饰，以符合实际应用所需。因此，未于本发明提出的其他实施方案也可能可以应用。再者，附图已简化以利清楚说明实施例的内容，附图上的尺寸比例并非按照实际产品等比例绘制。因此，说明书和附图内容仅作叙述实施例之用，而非作为限缩本发明保护范围之用。

再者，说明书与请求项中所使用的序数例如“第一”、“第二”、“第三”等用词，是为了修饰权利要求的元件，其本身并不包含及代表该请求元件有任何之前的序数，也不代表某一请求元件与另一请求元件的顺序、或是制造方法上的顺序，所述序数的使用仅用来使具有某命名的一请求元件得以和另一具有相同命名的请求元件能作出清楚区分。

图1～8b绘示本发明一实施例之三维叠层半导体结构的制造方法。如图1所示，一多层叠层(amulti-layeredstack)11m形成于一基板10上，多层叠层11m包括多个第一虚拟层(firstdummylayers)例如氮化层(nitridelayers)111和多个第二虚拟层(seconddummylayers)例如多晶硅层(polysiliconlayers)112沿着垂直于基板10的一方向(例如z方向)交替叠层。一实施例中，作为第一虚拟层的氮化层111例如是氮化硅(siliconnitride)，作为第二虚拟层112的多晶硅层112例如是n型重掺杂多晶硅层(n+polysiliconlayers)或p型重掺杂多晶硅层(p+polysiliconlayers)。一实施例中，如后续步骤中欲以四甲基氢氧化铵(tetra-methylammoniumhydroxide，tmah)浸置而移除多层叠层11m的第二虚拟层，则以n型重掺杂多晶硅层为第二虚拟层(也即，在tmah刻蚀液中，n型重掺杂多晶硅比起p型重掺杂多晶硅可以更快速地被去除)。

再者，一实施例中，三维叠层半导体结构还包括一底氧化层(bottomoxidelayer)113和一顶氧化层(topoxidelayer)114，其中底氧化层113形成于基板10上，多层叠层11m形成于底氧化层113上，一顶氧化层114(作为一硬质屏蔽)形成于多层叠层11m上，如图1所示。

之后，例如以刻蚀形成多个孔洞(holes)12垂直于基板10。如图2所示，孔洞12穿过顶氧化层114、多层叠层11m和底氧化层113。向下延伸的孔洞12停在底氧化层113上，并暴露出氮化层111的侧壁和多晶硅层112的侧壁。

之后，形成垂直于基板10的多个通道孔(channelholes)。一实施例中，各个通道孔13包括一电荷捕捉层(chargetrappinglayer)131(作为一存储层之用)为孔洞12的一衬里(aliner)、一多晶硅通道层(polysiliconchannellayer)(例如未掺杂的多晶硅)132沿着电荷捕捉层131沉积(也即多晶硅通道层132如一多晶硅衬里的构型)、以及一介电介质层(dielectricmediumlayer)133填满孔洞12内的剩余空间，如图3所示。而介电介质层133例如是氧化层或空气。再者，一实施例中，作为一存储层的电荷捕捉层131例如是一ono层或一onono层或一ononono层。例如，电荷捕捉层131可能包括一阻挡氧化层(blockingoxidelayer)(相邻于氮化层111和多晶硅层112的侧壁)、一氮化物捕捉层(trappingnitridelayer)和一隧穿氧化层(tunnelingoxidelayer)(相邻于多晶硅通道层132)。在实施例的示例附图中，虽然是以通心粉式的通道结构(amacaroni-typechannelconfiguration)做示例(也即，多晶硅部分填充以作为通道孔13的一通道层)，但本发明并不以此为限。多晶硅也可完全填充于孔洞以作为通道层，以符合实际应用时的需求。因此，本发明并不特别仅限制于某一特定方案的应用。再者，一帽盖氧化层(capoxidelayer)14可形成于顶氧化层上并覆盖通道孔13以保护多晶硅通道，如图3所示。在一些实施例中，刻蚀后的孔洞12可以是停在基板10上，且可刻蚀多晶硅通道层132以形成间隙壁，使多晶硅通道层132和基板10之间短路。所述实施方案也属本发明的应用方案。

请参照图4a和图4b。图4a为根据本发明的一实施例沿着图4b中的剖面线4a-4a绘制的结构剖面图。图4b为根据本发明的一实施例中通道孔13和一线性图案(linepattern)16的其中一种应用方案的俯视图。然本发明并不仅限于如图4b所示的蜂巢状排列通道孔的应用方案。

如图4a和图4b所示，在形成通道孔13和帽盖氧化层14之后，多层叠层11m被图案化而形成一线性图案16和多个图案化多层叠层(patternedmulti-layeredstack)21m-1。线性图案16可协助后续进行的材料置换步骤。一实施例中，线性图案16包括多个线性间距(linearspaces)(例如图4b中的线性间距161、162、163)于通道孔13之间，且线性间距垂直于基板10(也即，沿着z-方向延伸)，如图4a所示。图4a中，例如线性间距162向下延伸并暴露出氮化层111的侧壁和多晶硅层112的侧壁。再者，一实施例中，线性间距(如图4a的线性间距162)的垂直延伸方向(例如沿着z-方向)平行于通道孔13的垂直延伸方向(例如沿着z-方向)。

一实施例中，一线性图案16可定义出多个图案化多层叠层21m-1(如图4a所示)，且各个图案化多层叠层21m-1可包括多个通道孔13于两相邻线性间距之间，例如线性间距161和162之间(如图4b所示)。一实施例中，各图案化多层叠层21m-1可包括4个或8个通道孔13于两相邻线性间距之间，可视实际应用情况与需求而定。

接着，通过线性图案16进行材料置换步骤，以置换图案化多层叠层中的虚拟层。例如，通过线性图案16的线性间距，将多晶硅层112置换为具有气隙的绝缘层(例如氧化层)；以及通过线性图案16的线性间距，将氮化层111置换为导电层。

如图5所示，移除多晶硅层112。其中多晶硅层112可利用干法刻蚀或湿法刻蚀而移除。一实施例中，所述多晶硅层112以浸置四甲基氢氧化铵(tetra-methylammoniumhydroxide，tmah)的方式而移除(也即，使用tmah溶液作为一刻蚀液)。tmah对于氧化物和氮化物有很高的选择比。在浸置tmah期间，tmah溶液仅对于多晶硅进行刻蚀而不会损伤ono层或onono层或ononono层(也即，电荷捕捉层131)的上氧化层，因而可保持ono层或onono层或ononono层的栅极氧化层的良好完整性(gateoxideintegrity，goi)。在完全移除多晶硅层112后，会形成多个第一空腔(firstcavities)171，至此氮化硅层(例如，sin)111仍留在结构中，如图5所示。

接着，如图6a所示，沉积具气隙gair的多层氧化层(oxidelayers)18于第一空腔171，以作为置换多晶硅层112的绝缘层。其中，包覆于各氧化层18之中的气隙gair可通过两阶段沈积而形成。图6b为图6a中位于第一空腔其中一者的氧化层18的放大示意图。一实施例中，氧化层18的沈积例如是包括：(1)保形地(conformally)沉积第一氧化部181(图6b)于第一空腔171(也即，在对应的第一空腔171中的各第一氧化部181形成为氧化物衬里)；以及(2)沿着第一氧化部181非保形地(non-conformally)沉积第二氧化部182于第一空腔171，以产生气隙gair包覆于氧化层18之中。换句话说，在第一空腔171处的气隙gair被第一氧化部181和第二氧化部182所包覆。

再者，进行一非等向性刻蚀步骤(例如，干刻蚀或湿刻蚀)以移除部分的氧化层(以移除不当覆盖氮化层111的氧化物部分)，因而暴露出氮化层111，如图6a所示。

一实施例中，各气隙gair被氧化层18完全地包覆，如图6a所示。图6a中，气隙gair与相邻两所述氮化层111相隔开一距离，且具有一纺锤型剖面(spindle-shapedcross-section)。一实施例中，气隙gair的纺锤型剖面例如是具有相交的一短轴ax(垂直于基板10)和一长轴al(平行于基板10)。再者，一实施例中，气隙gair可实质上位于氧化层18的中央。

之后，通过线性图案16的线性间距将氮化层111置换为导电层(例如包括金属层)。如图7所示，进行氮化层111的移除步骤；例如，利用浸置在热磷酸溶液(h3po4)中的方式，将氮化层111完全地移除，而形成多个第二空腔(secondcavities)172，因而暴露出通道孔13和氧化层18。

接着，如图8a所示，形成导电层19于所述第二空腔172以完成氮化层111的置换。类似地，导电层19以化学干法刻蚀(chemicaldryetching，cde)或湿刻蚀(非等向性刻蚀)进行图案化，以回拉(pullback)导电层19的侧壁，因而避免相邻导电层19之间有不必要的连结(造成短路)。于垂直通道式(vc)半导体元件的应用中，导电层19可作为字线。再者，在图8a中，具纺锤型剖面的气隙gair具有一最大长度lair垂直于基板10(也即，最大长度lair平行于z-方向)，且气隙gair与相邻两导电层19相隔开一距离li。于一实施例中，最大长度lair大于距离li；例如，最大长度lair相对于距离li的一比值等于2或大于2。如图8a所示，对于一氧化层18而言，氧化材料的长度(li)和气隙gair的长度(lair)例如可表示为：li∶lair∶li＝，1∶2∶1。

再者，各导电层19例如是一多层构型(multi-layeredconfiguration)。图8b为根据一实施例的图8a中一第二空腔内的导电层19的一局部放大图。一实施例中，第二空腔172内的导电层19可包括一高介电常数的介电内衬层(high-kdielectriclinerfilm)191(例如：氧化铝(alox)或氧化铪(hfox))于第二空腔172内；一氮化钛(titaniumnitride，tin)层192沉积于第二空腔172内并沿着高介电常数的介电内衬层191而沉积；以及一金属钨(w)层193填满第二空腔172内的剩余空间。导电层19的金属钨层193可降低字线电阻。

根据上述实施例提出三维叠层半导体结构的制造方法，所制得的一三维叠层存储器结构的一阵列区域中，一图案化多层叠层包括多个具有气隙的绝缘层(例如氧化层18)和导电层(例如导电层19)交替叠层可形成于一基板上方。由于三维叠层存储器结构的阵列区域是大面积区域，气隙的存在可以减少三维叠层存储器结构的重量，使作为支撑柱体的通道孔结构(例如包括ono层和多晶硅通道层)在三维叠层存储器结构的工艺中可以支撑更多的叠层。再者，气隙gair的存在可降低叠层的相邻导电层19之间的电容(氧化物的介电常数为3.9，空气的介电常数为1)，因而增进应用本发明的三维叠层存储器结构的电子特性。再者，实施例方法不会对结构中的相关元件和层造成损伤。实施例方法特别适合用于制造具有高和细的支撑柱体(例如通道孔)或叠层数目很多的三维叠层存储器结构，且制得的结构具有稳固的架构(因绝缘层重量减少，造成对支撑柱体较少的重量负载)、相关元件和层具有完整构型以及可提供三维叠层存储器结构稳定的电子特性。再者，实施例的三维叠层存储器结构采用不费时和非昂贵的工艺进行制作，十分适合量产。

如上述图标的结构和步骤，是用以叙述本发明的部分实施例或应用例，本发明并不限制于上述结构和步骤的范围与应用方案。其他不同结构方案的实施例，例如不同内部组件的已知构件都可应用，其示例的结构和步骤可根据实际应用的需求而调整。因此图标的结构仅为举例说明之用，而非限制之用。通常知识者当知，应用本发明的相关结构和步骤过程，例如三维叠层半导体结构中于阵列区域的相关元件和层的排列方式，或气隙的形状与相对位置，或步骤细节等，都可能以依实际应用方案所需而可能有相应的调整和变化。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。