功率半导体模块的制作方法

发明领域

本发明涉及功率半导体的封装的领域。具体地，本发明涉及功率半导体模块。

发明背景

可以以超过20kv至30kv的阻塞电压而实现例如可以基于sic的宽带隙功率器件。与常规的si衬底功率器件相比，这样的器件可以提供多个优点。例如，可以以简单的二电平电压源变换器拓扑结构覆盖中压应用的整个电压范围。此外，对于高压应用中的典型的二电平或三电平拓扑结构，可以减少以串联连接的半导体的数量。对于高压应用中的模块化多电平变换器或级联半桥拓扑结构，可以减少变换器单元的数量。通常，这也可以减少栅极驱动器的数量和堆叠式冷却器及功率模块的数量。

另外，与si器件相比，可以减小宽带隙器件及相关的模块的大小。

通常，为了封装功率半导体芯片，将这些芯片结合至衬底，例如，直接结合cu（dbc）、活性金属钎焊cu（amb）或直接结合铝（dba）。对于这些技术通常是一般在尖锐的金属化边缘和amb钎焊伸出部处不存在场分级（grading），其中，金属化停止，并且其中形成金属、陶瓷和凝胶包封件之间的临界的三相点。

场分级可涉及使功率半导体模块内侧的最大场强缓和，以用于避免局部放电。存在许多与陶瓷衬底有关的场分级方法。

us6310401b1涉及通过设置于陶瓷上的电阻层而实现的线性的电阻场分级。

在us2004/0140116a1中，环绕功率电子设备组件的凝胶内的电阻填充物（filler）用于电阻场分级。

还已知的是使用分配于陶瓷衬底的金属化边缘和通道上的聚酰亚胺涂层，以提高金属化边缘处的介电强度。这可以避免局部放电，并且可以改进cu/陶瓷界面的机械强度。

在wo2011/080093a1中，提出了基于微型压敏电阻填充物材料的非线性的电阻场分级。

在us2001/0014413a1和wo01/04914a1中，描述了基于高介电常数的材料的线性折射场分级方法。

由于对功率半导体模块的局部放电要求，将功率器件的金属化衬底缩放高于作为如今的工业应用的最大阻塞电压的6.5kv是一种挑战。

发明描述

当将功率模块缩放为非常高的电压时，增加在其上结合半导体芯片的陶瓷衬底的厚度的方法由于其对功率半导体器件的冷却的负面影响且由于有限的预期益处而可能是没有希望的，因为，（半径r的）尖锐的电极端处的峰值电场以电压~v/r缩放，而不是以到接地的距离缩放。

此外，陶瓷衬底的外侧或包封件（其中浸入半导体芯片）（例如，电阻层、高介电常数的填充物以及非线性的电阻层）中的场分级方法可能由于场分级设计中的有限的灵活性且由于场分级层和材料的制造问题而是不成功的。

本发明的目的是要提供可以用于封装宽带隙半导体器件的具有对局部放电的高电阻的稳健的工业可应用的功率半导体模块。

通过独立权利要求的主题而实现该目的。根据从属权利要求和下面的描述，另外的示范性的实施例是显而易见的。

本发明涉及功率半导体模块。功率半导体模块可以是包含一个或更多功率半导体芯片和用于电连接且机械地支撑一个或更多功率半导体芯片的另外的组件的器件。此外，功率半导体模块可以包含壳体和/或包封件，在该壳体和/或包封件中，容纳一个或更多功率半导体芯片。

此处和下文中的术语“功率”可以指适合于处理超过10a和/或超过1kv的电流的模块和/或半导体芯片。

根据本发明的实施例，功率半导体模块包含：至少一个功率半导体芯片，其提供功率电子设备开关和半导体晶圆，至少一个功率半导体芯片结合至半导体晶圆，其中，对半导体晶圆进行掺杂，使得半导体晶圆包含场阻塞区域和场阻塞区域上的导电区域，至少一个功率半导体芯片结合至所述导电区域。结合可以指焊接、烧结、胶合或其他类型的附接。

换句话说，半导体晶圆可以用作如下的衬底：用于电绝缘且机械地支撑至少一个功率半导体芯片，和/或用于在高压电位的导电区的边缘处，提供场分级，功率半导体芯片附接至该导电区上。在半导体晶圆内侧，使通过具有在不同的电位上的导电区的功率半导体模块布局而生成的电场衰减/缓和。也许有可能在其中可以非常强烈地抑制局部放电的以不同的方式掺杂的区域之间的接合点处，在半导体晶圆内侧，生成最高场强。

半导体晶圆可以是si或sic晶圆。这样的晶圆可以非常适合作为衬底，因为这样的晶圆可以具有与所有的功率半导体材料的优异的cte匹配（例如，以允许高可靠性的结合界面）。具体地，半导体晶圆可以由与半导体芯片相同的材料制成。

此外，半导体晶圆可以具有功率器件的散热和冷却的优异的导热系数（例如，对于si晶圆，为150w/mk）。

功率半导体芯片可以是常规的si基芯片。功率半导体芯片还可以提供宽带隙器件，和/或可以基于sic或gan。半导体芯片的功率电子设备开关可以是晶体管、晶闸管或二极管。

总之，根据本发明的实施例，半导体晶圆由si或sic制成，并且半导体芯片提供宽带隙电子设备组件。具体地，功率半导体模块可以适合于对可以通过宽带隙电子设备组件（例如，晶体管和二极管）而切换的超过10kv的电压进行处理。

例如，半导体晶圆可以由基体衬底制成，对该基体衬底进行掺杂，以生成导电区域。导电区域可以形成于半导体晶圆的上部中。具体地，导电区域可以提供于半导体晶圆的顶部表面上。

导电区域可以被视为在半导体晶圆内侧移动高场梯度和/或高场强的竖直电压阻塞结构。

基体衬底可以是低于5·10¹²/cm³地n掺杂或低于1.7·10¹³/cm³地p掺杂的半导体衬底。还可以通过这样的方式而对场阻塞区域进行掺杂。导电区域可以是高得多地n掺杂，例如，可以包含100倍的电荷载子。场阻塞区域可以是半导体晶圆层，其可以是基本上绝缘的层。

半导体芯片可以布置于导电区域上方，和/或可以结合至导电区域。必须注意到，半导体芯片可以直接地结合至提供于导电区域上的金属化层，或可以结合至其他导电元件，其可以结合至这样的金属化层。

根据本发明的实施例，对半导体晶圆进行掺杂，使得导电区域被适合于降低半导体晶圆中的最大电场强度的场缓和结构环绕。例如，可以通过与导电区域相同的方式（即，n掺杂或p掺杂）而对场缓和结构进行掺杂，场缓和结构还可以提供于半导体晶圆的上部中，和/或提供于半导体晶圆的顶部表面处。导电区域和场缓和结构的掺杂可以基于植入掺杂、扩散掺杂、沉积掺杂，且可选地，随后是击入（drive-in）或活化。

场缓和结构还可以被视为用于导电区域的边缘的边缘终端（termination）结构。

根据本发明的实施例，场缓和结构包含导电场缓和区域，其具有取决于到导电区域的距离而变化的掺杂。例如，场缓和区域的n掺杂可以随着增加离导电区域的水平距离而变得更小。可以采用vld（横向掺杂的变化）过程来生成这样的场缓和区域。

根据本发明的实施例，具体地，在半导体晶圆内侧，场缓和区域与导电区域电接触。以这样的方式，电阻场缓和可能发生于场缓和区域中。

根据本发明的实施例，场缓和结构包含至少在半导体晶圆内侧的多个导电环（其可以被称为场环），导电环与导电区域电隔离。也许有可能环仅仅部分地环绕导电区域。然而，也许还有可能环被封闭。

可能的是，与导电区域相比，环被更高地掺杂。例如，导电区域可以被n掺杂，其中，环由n掺杂或n⁺掺杂区域形成。

此处，在上文中和在下文中，符号“+”和“-”可以指相对于没有“+”或“-”的掺杂的大约10至100倍和/或1/100至1/10的掺杂。例如，n⁺掺杂区域可以按n掺杂区域10至100倍地掺杂，n掺杂区域可以按n^-掺杂区域的10至100倍地掺杂。

也可能的是，环的环宽相对于环到导电区域的距离是恒定的或变化的。例如，环宽可能随着增加离导电区域的距离而减小。

也可能的是，环的环深比导电区域更浅或更深。

场环可以是浮置的或至少部分地偏置。

根据本发明的实施例，场环被电浮。即，场环不与功率半导体模块的导体连接，在功率半导体模块的操作期间，该导体提供特定的电位（例如，接地或dc+或dc-）。

根据本发明的实施例，场环至少部分地与由功率半导体模块提供的电位电连接。例如，场环可以部分地经由半绝缘层而与该电位连接。

根据本发明的实施例，导电区域被n掺杂，其中，与导电区域相比，环绕导电区域的场缓和区域被更小地n掺杂，和/或其中，与导电区域相比，环绕导电区域的场环被更低地n掺杂。

根据本发明的实施例，钝化层提供于半导体晶圆的表面上在导电区域上方。除了半导体芯片外，该钝化层可以至少被提供，和/或可以提供于场缓和结构上方。例如，钝化层可以由聚酰亚胺制成，钝化层可以保护半导体晶圆的表面免于化学降解。

根据本发明的实施例，对半导体晶圆进行掺杂，使得在半导体芯片所结合到的两个导电区域之间，提供有导电流道，导电流道与通过功率半导体模块而提供的电位连接。流道可以是与场缓和结构电隔离的位于两个场缓和结构之间的导电区域。流道可以与dc-或接地电位连接。还可以通过对半导体晶圆进行掺杂而生成流道。例如，流道可以被p掺杂或p⁺掺杂。在这样的流道的情况下，可以减少来自半导体芯片下方的导电区域的泄漏电流。

根据本发明的实施例，半导体晶圆包含比中心场阻塞区域更高地p掺杂的背层。例如，半导体晶圆的背侧处的掺杂可以为p⁺、p或p^-。金属化层可以附接至该背层，该金属化层可以覆盖半导体晶圆的整个背侧。

根据本发明的实施例，半导体晶圆的场阻塞区域具有超过1mm（例如，1mm与2.5mm之间）的厚度，和/或导电区域具有10至50µm之间的厚度。换句话说，导电区域可以比场阻塞区域薄得多。

根据本发明的实施例，功率半导体模块进一步包含：导电区域上的金属化层，半导体芯片电连接至该金属化层。可以添加这样的金属化层，以用于结合半导体芯片和/或导电片材。

根据本发明的实施例，导电片材结合至金属化层。导电片材可以比导电区域上的金属化层厚得多，例如，超过10倍。导电片材可以由cu、al、ag、mo或石墨烯制成。

此外，可以提供半导体晶圆的背侧上（即，与其中提供导电区域的侧相对的侧）的金属化层。另外的金属片材或金属本体（例如，钼体）可以结合至该金属化层，该金属片材或金属本体可以充当机械支撑和/或热沉。

根据本发明的实施例，功率半导体模块包含金属本体，半导体晶圆以背侧结合至该金属本体。

根据本发明的实施例，半导体芯片结合至导电区域上的金属化层，或结合至与金属化层结合的导电片材。如已经提到的，半导体芯片可以直接地结合至金属化层，或间接地经由附加导电体而结合至金属化层。

也许有可能功率半导体模块承载（carry）和/或包含超过一个功率半导体开关的电路。例如，功率半导体模块可以包含半桥。

半桥可以包含与一个或更多第二半导体开关（其可以并联连接）串联连接的一个或更多第一半导体开关（其可以并联连接）。一个或更多第一半导体开关可以由一个或更多第一半导体芯片提供。一个或更多第二半导体开关可以由一个或更多第二半导体芯片提供。

根据本发明的实施例，功率半导体模块可以包含半桥，其中所有的半导体芯片在相同方向上结合至半导体晶圆。此处，且在下文中，半导体芯片的方向指其功率电极（例如，基极、漏极等）。相同方向的芯片以相同功率电极结合至半导体晶圆。

根据本发明的实施例，功率半导体模块进一步包含：掺杂至半导体晶圆中的dc+传导区域，至少一个第一半导体芯片结合至dc+传导区域，所述dc+传导区域被掺杂至半导体晶圆中的场缓和结构环绕；掺杂至半导体晶圆中的ac传导区域，至少一个第二半导体芯片结合至该ac传导区域，所述dc+传导区域被掺杂至半导体晶圆中的场缓和结构环绕，其中，ac传导区域与第一半导体芯片的顶侧电连接，并且，dc-金属化层与第二半导体芯片的顶侧电连接。

根据本发明的实施例，功率半导体模块可以包含半桥，其中第二半导体芯片在第一半导体芯片的反方向上结合至半导体晶圆。第二半导体芯片可以被视为倒装芯片。例如，这样的配置可能导致没有或仅半导体晶圆上的小ac金属化层。

根据本发明的实施例，功率半导体模块进一步包含掺杂至半导体晶圆中的dc+传导区域，至少一个第一半导体芯片结合至dc+传导区域，所述dc+传导区域被掺杂至半导体晶圆中的场缓和结构环绕；dc-传导层，至少一个第二半导体芯片在相对于第一半导体芯片的反方向上结合至dc-传导层；以及掺杂至半导体晶圆中的ac传导区域，所述ac传导区域被掺杂至半导体晶圆中的场缓和结构环绕，并且，所述ac传导区域与至少一个第一半导体芯片的顶侧电连接，且与第二半导体芯片的顶侧电连接。

可能的是，导电隔离物布置于第二倒装芯片与对应的金属化层之间。

在所有的配置中，半导体芯片可以通过传导夹具（clip）而与另一半导体芯片或金属化层或另一导电区域电互连，传导夹具附接至半导体芯片的顶侧。与结合线相比，夹具可以具有大直径和低曲率，以避免放电。

根据本发明的实施例，功率半导体模块进一步包含环绕半导体晶圆和至少一个半导体芯片的壳体，壳体容纳包封件，包封件覆盖半导体晶圆的前侧，且覆盖至少一个半导体芯片。例如，包封件可以罐装（pot）至壳体中。

从下文中所描述的实施例，本发明的这些及其他方面将是显而易见的，并且参考下文中所描述的实施例阐明本发明的这些及其他方面。

附图简述

将参考附图中所图示的示范性的实施例，在下面的文本中更详细地解释本发明的主题。

图1示意地示出通过根据本发明的实施例的功率半导体模块的横截面。

图2示意地示出通过根据本发明的另外的实施例的功率半导体模块的横截面。

图3示意地示出通过根据本发明的另外的实施例的功率半导体模块的横截面。

图4示意地示出通过根据本发明的另外的实施例的功率半导体模块的横截面。

图5a示意地示出根据本发明的另外的实施例的功率半导体模块上的顶视图。

图5b示意地示出通过图5a的功率半导体模块的横截面。

图6a示意地示出根据本发明的另外的实施例的功率半导体模块上的顶视图。

图6b示意地示出通过图6a的功率半导体模块的横截面。

图7示意地示出根据本发明的另外的实施例的功率半导体模块的壳体的透视图。

图8示意地示出根据本发明的另外的实施例的功率半导体模块的壳体的透视图。

图9示意地示出根据本发明的另外的实施例的功率半导体模块的壳体的透视图。

在参考符号列表中，以概要的形式列出附图中所使用的参考符号及其含义。原则上，在附图中，同一部件提供有相同的参考符号。

具体实施方式

图1和图2示意地示出通过功率半导体模块10的横截面，功率半导体模块10包含半导体晶圆12，功率半导体芯片14结合至半导体晶圆12。

半导体晶圆12包含由si制成的基体衬底，该基体衬底可以具有高电阻，和/或可以被轻微地p^-掺杂。在前侧16上，对半导体晶圆12进行掺杂，以形成n掺杂或n⁺掺杂导电区域18和环绕导电区域18的n掺杂或n⁺掺杂场缓和结构20。

在背侧22上，可以对半导体晶圆12进行掺杂，以形成p掺杂或p⁺掺杂层24，其可以围绕背侧22的整个表面延伸。

例如，基体衬底可以是高电阻率的硅晶圆12，硅晶圆12被低于5·10¹²/cm³地n掺杂，或被低于1.7·10¹³/cm³地p掺杂，其中厚度为1与2.5mm之间。场阻塞区域25或场阻塞层25形成于导电图案18、20与也具有这样的掺杂的可选的背层24之间。场阻塞区域25可以在半导体晶圆12的整个宽度之上延伸。

可以通过深掺杂（植入、扩散、沉积和/或击入）而在半导体晶圆12中生成导电图案18、20和/或背层24。例如，可以通过从pocl3的磷沉积及随后的击入而获得诸如区域18的非常高地掺杂的n⁺区域。区域18和/或场缓和结构20的厚度可以为10至50μm，这例如可以是扩散的2至25个小时之后的情况。

例如，为了实现大约20kv的电压阻塞能力，可以采用2·10¹²/cm³至4·10¹³/cm³的漂移掺杂（si）而生成导电区域18和/或场缓和结构20。

在每个导电区域18上，形成金属化层26，金属化层26可以具有能够承载功率半导体模块10的负载电流的厚度。备选地，金属化层26可以是在其上结合导电片材28的结合层，其可以主要地承载负载电流。金属化或结合层26可以是标准的可焊接或可烧结的金属化部，如ti/ni/ag、ti/ni/au或ti/ni/pt，或作为厚金属化部，可以还基于cu、ag或al。导电片材可以是例如由cu、al、mo或ag制成的金属片材，或可以由石墨烯制成。

然后，相应的半导体芯片14可以结合至金属化层26，或结合至导电片材28。

完全地将其中形成金属化层26的区除外，或至少除导电区域18和场缓和结构20上方的金属化层26外，前侧16处的半导体晶圆12的表面可以涂覆有钝化层30。

钝化层30可以是一个或更多半绝缘层，如碳基层、玻璃、bcb（双苯并环丁烯）、dlc（类金刚石碳）、sipos（半绝缘多晶硅）和/或聚酰亚胺，和/或可以用于使表面化学钝化，和/或用于避免充电效应。

在背侧22上，半导体晶圆12可以涂覆有背侧结合层32，其可以覆盖半导体晶圆12的整个背侧表面。

半导体芯片14可以是晶体管和/或晶闸管（即，可有源切换的开关）并且，可以形成半桥。第一半导体芯片14a的底侧可以经由第一半导体芯片14a下方的金属化层26和/或导电片材28而与功率半导体模块10的dc+输出34互连。第一半导体芯片14a的顶侧可以采用导体33与第二半导体芯片14b下方的金属化层26和/或导电片材28电互连。该导体33和/或第二半导体芯片14b下方的金属化层26和/或导电片材28可以与功率半导体模块10的ac输出互连。第二半导体芯片14b的顶侧可以与功率半导体模块10的dc-输出38互连。

背层32可以与指示为gnd的接地电位互连，和/或可以与热沉或冷却器连接。

由于掺杂，接合点40形成于半导体晶圆12内侧，接合点40主要地提供高压的阻塞。主要地在半导体晶圆12内侧在接合点40处提供当功率半导体模块10在操作时存在的高电场的场分级或场缓和。

当dc+输出34与ac输出36（则ac输出36处于接地电位（gnd））相比而处于正电位时，第一半导体芯片14a下方的接合点40为主阻塞接合点。当ac输出36与dc-输出38相比而处于正电位时，第二半导体芯片14b下方的接合点40为主阻塞接合点。

在图1和图2中，通过具有vld（横向掺杂的变化）的导电区域42而提供场缓和结构，导电区域42与区域18直接接触。通常，区域42可以是具有不同的掺杂的区域18的一部分。例如，区域18可以被n⁺掺杂，而区域42可以被n掺杂。可以经由vld终端而在半导体晶圆12中进行场分级。

虽然区域18在对应的半导体芯片14下方延伸，但除了区域18外，区域42可以被提供。区域42可能不被半导体芯片14覆盖。

例如，区域42中的掺杂的水平可以随着增加到区域18的距离而下降。由于变化的电阻，可以降低接合点40处的电场的最大值。

如图1中所示，可以提供导电流道44，导电流道44还掺杂至半导体晶圆12的前侧16中在两个场缓和结构20之间。例如，流道4可以被p掺杂或p⁺掺杂。流道44位于半导体晶圆12内侧，并且，可以与区域18、42电断开，流道44还可以被视为导电区域。流道44可以与dc-电位或接地电位电连接，以便产生场缓和结构20之间的定义的电位。

图2示出不具有这样的流道44的功率半导体模块10。

图3和图4示出通过功率半导体模块10的横截面，功率半导体模块10可以同样地设计成图1和图2的功率半导体模块，但具有采取场环46的形式的不同的场缓和结构。

各场环46可以是掺杂于半导体晶圆12的前表面内侧的导电区域或通道。例如，区域18可以被n⁺掺杂，而场环46可以被n掺杂。

场环46可以至少在半导体晶圆12内侧彼此电断开，和/或与区域18电断开。场环46可以完全地或部分地（即，可以是环段）环绕区域18。此外，横向方向上的场环46的宽度可以随着增加离区域18的距离而减小。

场环46可以是浮置的，即，可以与功率半导体模块的任何电位断开。然而，场环还可以是偏置的，即，与诸如gnd、dc+或dc-的电位电连接。

图5a以俯视图示出功率半导体模块10的另外的实施例。图5b示出通过图5a的功率半导体模块的横截面。

图5a和图5b的功率半导体模块可以与图1至图2中的功率半导体模块一样地设计。金属化层26和导电区域18可以被场缓和结构20（例如，场缓和区域42和/或场环46）环绕。在图5b中，示出场缓和区域42。在此，然而，还可以备选地或另外使用场环46。

在dc+侧上，多个第一半导体芯片14、14a结合至下方的金属化层26（或结合至金属化层26上的传导片材28）。此外，在ac侧上，多个第一半导体芯片14、14a结合至下方的金属化层26（或结合至金属化层26上的传导片材28）。在两行半导体芯片14之间，且在对应的场缓和结构20之间，两个栅极金属化层48布置于半导体晶圆12上，栅极金属化层48经由线结合件50而与半导体芯片14的栅极电极和功率半导体模块10的栅极输出52连接。

第一半导体14、14a的顶侧采用夹具33来与第二半导体芯片14b下方的金属化层26连接（或与金属化层26上的传导片材28连接）。如图5中所示，夹具33可以带有具有低曲率的圆形边缘和/或比结合线50更大的横截面。

图5a还指示出，起初圆形的半导体晶圆12可以切成基本上矩形的形式54。

在图5a中，示出dc-金属化层56，dc-金属化层56与其他金属化层28一样地可以沉积于半导体晶圆12的前表面上。金属化层56不需要定位于掺杂至半导体晶圆12中的导电区域上方，和/或不需要被场缓和结构环绕。在金属化层56上，与金属化层28类似地，可以结合导电薄板。金属化层56可以采用一个或更多夹具58来与第二半导体芯片的顶侧互连，夹具58可以与夹具33类似地设计。此外，dc-输出36可以与金属化层56互连。

在图5b中，示出的是半导体晶圆12的背侧22可以结合至金属本体60，金属本体60可以充当热沉，且充当用于半导体晶圆12的机械支撑。例如，金属本体60可以由钼制成，和/或可以ag烧结至背侧结合层32（参见图1至4）。

此外，半导体晶圆的前侧16的组件可以铸造至包封件62（例如，硅凝胶或环氧树脂）中。这些被包封的组件包括半导体芯片14、金属化层26、导电片材28、夹具33以及结合线50。

图6a以俯视图示出功率半导体模块10的另外的实施例。图6b示出通过图5a的功率半导体模块的横截面。图6a和图6b的实施例可以与图5a和图5b的实施例类似地设计，但具有如第二半导体芯片14b的倒装芯片。

在图6a和图6b中，第二半导体芯片14b的顶侧经由金属隔离物64而结合至金属化层26和/或导电片材28。由于金属隔离物64，半导体芯片14的隔离可以是更好的。底侧结合至夹具33，夹具33还与ac-金属化层66电互连，ac输出36与ac-金属化层66互连。dc-输出与第二半导体芯片14b下方的金属化层26互连。

由于图6a和图6b的设计，与图5a和图5b相比，可以降低对ac金属化层66的gnd的杂散电容。

在图6a和图6b中，第一半导体芯片14a下方的导电区域18和金属化层66下方的导电区域（与区域18类似地掺杂于半导体晶圆12中）各自被场缓和结构20环绕，场缓和结构20可以如关于前面的图而描述那样设计为例如场缓和区域42和/或场环46。

第二半导体芯片14b下方的区域18未被场缓和结构环绕。

如图6b中所示，仅具有场缓和结构20的半导体晶圆的前表面的区可以采用钝化层30覆盖。

图7示出具有壳体68的功率半导体模块10，其中，如关于前面的图而描述的，可以包围半导体晶圆12和附接至半导体晶圆12的组件。一方面，壳体68可以具有用于dc+输出34、dc-输出38和ac输出36的功率端子70a以及用于栅极输出52的辅助端子70b。图7的壳体68可以由塑料制成。

图8和图9示出具有壳体68的功率半导体模块10，其中，如关于前面的图而描述的，可以包围半导体晶圆12和附接至半导体晶圆12的组件。壳体68可以适合于堆叠。即，两个或更多功率半导体模块可以例如采用间隔隔开的冷却体而堆叠于彼此上，使得其功率端子70a的至少一些接触且电互连。

图8和图9的壳体68可以由陶瓷制成，和/或可以被不透气地密封，以避免对敏感的终端区的水分渗透。此外，壳体68可以不透气地密封用于端子70a、70b的陶瓷馈通件。

在图8中，两个功率端子70a布置于壳体68的相对的两侧上，所述两侧是平坦的，且适合于在将模块10堆叠时接触。例如，功率端子70a可以用于dc+和ac。另外的功率端子70a可以提供于壳体68的侧面上，例如，用于dc-。

在图9中，两个功率端子70a（例如，用于dc+和dc-）布置于壳体68的相同侧上，并且，第三功率端子70a（例如，用于ac）布置于相对侧上。如在图8中，这些侧是平坦的，且适合于在将模块10堆叠时接触。

在图8和图9这两个图中，用于栅极输出52的辅助端子70b可以提供于壳体68的侧面中。

虽然本发明已在附图中和前面的描述中被图示和描述，但是这种说明和描述是要视为说明性的或示范性的而不是限制性的；本发明不限于公开的实施例。从对附图、公开和所附权利要求的研究，对于公开的实施例的其他变更通过本领域熟练并且实施所要求保护的发明的技术人员能够理解和实现。在权利要求书中，词语“包含”并不排除其它元件和步骤，并且不定冠词“一”或“一个”并不排除多个。单个处理器或控制器或其它单元可实现权利要求中所述若干项的功能。起码在互不相同的从属权利要求中陈述某些措施的事实并不只是这些措施的组合不能有利地使用。权利要求中的任何参考符号不应解释为限制范围。

参考符号列表

10功率半导体模块

12半导体晶圆

14半导体芯片

16前侧

18导电区域

20场缓和结构

22背侧

24背层

25场阻塞区域

26金属化/结合层

28导电片材

30钝化层

32结合层

33导体/夹具

34dc+输出

36ac输出

38dc-输出

40接合点

42场缓和区域

44导电流道

46场环

48栅极金属化层

50结合线

52栅极输出

54矩形的形式

56金属化层

58夹具

60金属本体

62包封件

64金属隔离物

66金属化层

68壳体

70a功率端子

70b辅助端子。