半导体记忆装置的制作方法

本揭露是关于制造半导体集成电路的方法，特别是关于半导体记忆单元。

背景技术

根据本揭露的部分实施方式中，动态存取记忆体(dynamicaccessmemory；dram)为半导体工业中的重要半导体元件之一。随着dram单元的尺寸减小，记忆体单元电容器的金属电阻率增大，以及漏电亦急剧增加。不断需要增加dram单元电容器的储存容量，同时缩小单元面积的尺寸。金属及氧化物的缩小问题成为更高装置密度的重要议题。

技术实现要素：

根据本揭露的部分实施方式中，半导体记忆装置包括具有栅极、源极及漏极的第一晶体管及金属绝缘体半导体(mis)结构。晶体管及mis结构设置在共用基材上。mis结构包括设置在半导体区域上的介电层、及设置在介电层上并耦接至晶体管的漏极的电极。电极包括块部分及高电阻部分，两者设置在介电层上。高电阻部分具有在自1.0×10^-4至1.0×10⁴ωcm的范围中的阻抗值或在自1.0×10²至1.0×10¹⁰ω/□的范围中的片电阻值。

附图说明

当结合附图阅读时，自以下详细描述很好地理解本揭露的态样。应当注意，根据工业中标准实务，各特征未按比例绘制。事实上，为论述清楚，各特征的大小可任意地增加或缩小。

图1a为根据本揭露的实施例的记忆体单元的横截面视图；图1b及图1c为记忆体单元的平面图，以及图1d图示根据本揭露的实施例的单元电容器区域的放大横截面视图及平面图；图1e为根据本揭露的其他实施例的记忆体单元的横截面视图；

图2a为记忆体单元的横截面视图，以及图2b为根据本揭露的其他实施例的dram单元的平面图；

图3a为记忆体单元的横截面视图，以及图3b为根据本揭露的其他实施例的dram单元的平面图；

图4a为金属绝缘体半导体(metal-insulator-semiconductor；mis)单元的横截面视图，以及图4b为根据本揭露的实施例的mis单元的平面图；图4c为mis单元的横截面视图，以及图4d为比较实例的mis单元的平面图；

图5a及图5b图示根据本揭露的实施例的mis单元的写入操作；

图6a及图6b图示根据本揭露的实施例的mis单元的读取操作；

图7a及图7b图示根据本揭露的实施例的mis单元的电流特性；

图8a、图8b、图8c、图8d、图8e、图8f、图8g及图8h分别图示根据本揭露的记忆体单元的制造制程的各阶段；

图9a、图9b、图9c、图9d、图9e、图9f、图9g、图9h及图9i分别图示根据本揭露的记忆体单元的制造制程的各阶段；以及

图10a、图10b、图10c、图10d、图10e、图10f、图10g、图10h及图10i分别图示根据本揭露的记忆体单元的制造制程的各阶段。

具体实施方式

应理解，以下揭露提供许多不同实施例或例子，以实现本发明的不同的特征。下文描述组件及排列的特定实施例以简化本揭露。当然，这些仅仅为实例且不意指限制。例如，元件的尺寸并不限于所揭示的范围或数值，但可取决于装置的制程条件及/或所要性质。此外，在随后描述中在第二特征上方或在第二特征上第一特征的形成可包括第一及第二特征形成为直接接触的实施例，以及亦可包括额外特征可形成在第一及第二特征之间，使得第一及第二特征可不直接接触的实施例。为了简明及清晰考虑，各特征可任意以不同比例绘制。为简化起见，在随附图表中，一些层/特征可略去。

另外，空间相对术语，诸如“在...之下”、“低于”、“下部”、“高于”、“上部”等，可在本文用以便于描述，以描述在附图中图示的一个元件或特征相对另一元件或特征的关系。除图形中描绘的方向外，空间相对术语意图是包含装置在使用或操作中的不同的方向。装置可为不同朝向(旋转90度或在其他的方向)及在此使用的空间相对的描述词可因此同样地解释。另外，术语“由...组成”可意谓“包含”或“组成”。另外，在以下制造制程中，在所述操作中/之间可存在一或多个额外操作，且可改变操作的顺序。

在一些实施例中，半导体装置包括挥发性记忆体单元，诸如具有金属绝缘体半导体(mis)结构(例如，mis隧道二极管)的动态随机存取记忆体(dram)单元。更具体而言，记忆体单元包括具有高片电阻部分的金属电极及用以增强用于dram应用的瞬时读取电流的mis隧道二极管。高片电阻部分具有比金属电极的其他部分相对更薄的金属厚度。因为不能忽略薄金属层的电阻，所以施加至金属电极的电压将跨金属层降低。电压降导致载子储存在薄金属层下方的基材中比储存在厚金属层下方的基材中多。因此，与具有均匀金属厚度的储存装置相比，增强双态电流窗口。

图1a为根据本揭露的实施例的记忆体单元的横截面视图。图1b及图1c为记忆体单元的平面图，以及图1d图示根据本揭露的实施例的单元电容器区域的放大横截面视图及平面图。图1a的横截面视图对应于图1b的线a-a'。

如在图1a至图1d中图示，记忆体单元包括存取晶体管(例如，金氧氧化物半导体场效晶体管(metal-oxide-semiconductorfieldeffecttransistor；mosfet))及mis结构。存取晶体管包括在基材10上方形成的栅极结构20、源极12及漏极14。在本揭露中，源极及漏极可互换指称。栅极结构20包括在基材的通道16上形成的栅极介电层22、栅电极24及侧壁间隔物26。mis结构包括金属电极30、电容介电层40及基材10的载子累积区域18。金属电极30包括漏极接触部分32、厚(或块)部分34及薄部分36，如在图1a中图示。记忆体单元进一步包括源极接触部分35。在一些实施例中，记忆体单位尺寸为14f²，其中f为由设计规则定义的最小线宽度。

在一些实施例中，基材10可由适宜元素半导体组成，诸如硅、金刚石或锗；适宜合金或化合物半导体，诸如iv族化合物半导体(硅锗(sige)、碳化硅(sic)、碳化硅锗(sigec)、锗锡(gesn)、硅锡(sisn)、硅锗锡(sigesn)、iii-v族化合物半导体(例如，砷化镓(gaas)、砷化镓铟(ingaas)、砷化铟(inas)、磷化铟(inp)、锑化铟(insb)、镓砷磷(gaasp)、或磷化铟镓(gainp))等。基材10在一些实施例中包括隔离区，诸如浅沟槽隔离(shallowtrenchisolation；sti)，其界定主动区域并将一或多个电子元件与其他电子元件分隔。

在一些实施例中，栅极介电层22由sio2组成，此sio2通过热氧化、化学气相沉积(chemicalvapordeposition；cvd)或原子层沉积(atomiclayerdeposition；ald)形成。在其他实施例中，栅极介电层22包括介电常数大于sio2的介电常数的一或多个高介电常数介电层。例如，栅极介电层22可包括铪(hf)、铝(al)、锆(zr)、其组合及其多层的金属氧化物或硅酸盐的一或多个层。其他适宜材料包括镧(la)、镁(mg)、钡(ba)、钛(ti)、铅(pb)、锆(zr)、其金属氧化物、其金属合金氧化物或其组合。示范性材料包括氧化锰(mgox)、钛酸钡(batixoy)、钛酸锶钡(basrxtiyoz)、钛酸铅(pbtixoy)、锆钛酸铅(pbzrxtiyoz)、碳氮化硅(sicn)、氮氧化硅(sion)、氮化硅(sin)、氧化铝(al2o3)、氧化镧(la2o3)、氧化钽(ta2o3)、氧化钇(y2o3)、氧化铪(hfo2)、氧化锆(zro2)、氮氧化硅铪(hfsion)、氧化锗钇(ygexoy)、氧化硅钇(ysixoy)及氧化铝镧(laalo3)等等。在一些实施例中，栅极介电层22具有在自约1纳米至约10纳米的范围中的厚度。

栅电极层24由一或多个层组成，此一或多个层由导电材料组成。在一些实施例中，导电材料包括掺杂多晶硅、掺杂非晶硅或任何其他适宜半导体材料。在其他实施例中，栅电极层24包括由以下各者组成的组群中选出的一或多个金属基导电材料：钨(w)、铜(cu)、钛(ti)、银(ag)、铝(al)、钛铝(tial)、氮化钛铝(tialn)、碳化钽(tac)、碳氮化钽(tacn)、氮化钽硅(tasin)、锰(mn)、钴(co)、钯(pd)、镍(ni)、铼(re)、铱(ir)、铷(ru)、铂(pt)及锆(zr)。在一些实施例中，栅电极层24包括由以下各者组成的组群中选出的导电材料：氮化钛(tin)、氮化钨(wn)、氮化钽(tan)及铷(ru)。可使用诸如钛铝(ti-al)、铷钽(ru-ta)、铷锆(ru-zr)、铂钛(pt-ti)、钴镍(co-ni)及镍钽(ni-ta)的金属合金及/或可使用诸如氮化钨(wnx)、氮化钛(tinx)、氮化钼(monx)、氮化钽(tanx)及氮化钽硅(tasixny)的金属氮化物。在一些实施例中，栅电极层24包括设置在栅极介电层22上的一或多个功函数调整层。功函数调整层由导电材料组成，诸如氮化钛(tin)、氮化钽(tan)、碳化钽铝(taalc)、碳化钛(tic)、碳化钽(tac)、钴(co)、铝(al)、钛铝(tial)、铪钛(hfti)、钛硅(tisi)、钽硅(tasi)或碳化钛铝(tialc)的单层、或两个或两个以上彼等材料的多层。对于n通道finfet，氮化钽(tan)、碳化钽铝(taalc)、氮化钛(tin)、碳化钛(tic)、钴(co)、钛铝(tial)、铪钛(hfti)、钛硅(tisi)及钽硅(tasi)的一或多个用作功函数调整层，及对于p通道finfet，碳化钛铝(tialc)、铝(al)、钛铝(tial)、氮化钽(tan)、碳化钽铝(taalc)、氮化钛(tin)、碳化钛(tic)及钴(co)的一或多个用作功函数调整层。在一些实施例中，栅电极层的厚度处于在自约10纳米至约200纳米的范围中。

侧壁间隔物26包括氧化硅(sio2)、氮化硅(sin)、氮氧化硅(sion)、氮碳氧化硅(siocn)或其他适宜的介电质材料的一或多个层。侧壁间隔物的厚度在一些实施例中处于自约5纳米至约50纳米的范围内。

金属电极30由一或多个层组成，此一或多个层由导电材料组成。用于金属电极30的导电材料包括铝(al)、铜(cu)、镍(ni)、钨(w)、钛(ti)、铂(pt)、氮化钽(tan)、氮化钛(tin)及/或掺杂多晶硅。在一些实施例中，源极接触部分35由类似材料组成，及由与金属电极30相同的材料组成。在一些实施例中，漏极接触部分32可以由与厚及薄部分相同或不同的材料组成。在一些实施例中，薄部分36可以由与厚部分34相同或不同的材料组成。

金属电极30的厚部分34的厚度t1在一些实施例中在自约5纳米至约100纳米的范围中，以及金属电极30的薄部分36的厚度t2在一些实施例中在自约1纳米至约10纳米的范围中。可以设置金属电极的材料及厚度t1、厚度t2，使得薄部分36具有在自约1.0×10^-4ωcm至约1.0×10⁴ωcm的范围中的阻抗值或在自约1.0×10²ω/□至约1.0×10¹⁰ω/□的范围中的片电阻值。厚部分34的阻抗值在自约1.0×10^-6ωcm至约1.0×10^-5ωcm的范围中，或厚部分34的片电阻值在自约1.0ω/□至约10.0ω/□的范围中。在某些实施例中，薄部分36的厚度t2为厚部分34的厚度的约1/2至约1/10。在某些实施例中，薄部分36的阻抗值或片电阻值为厚部分34的彼等的约102倍至约106倍。

电容介电层40包括氧化硅(sio2)、氧化锰(mgox)、氧化钛钡(batixoy)、氧化钡锶钛(basrxtiyoz)、氧化铅钛(pbtixoy)、氧化铅锆钛(pbzrxtiyoz)、氮碳化硅(sicn)、氮氧化硅(sion)、氮化硅(sin)、氧化铝(al2o3)、氧化镧(la2o3)、氧化钽(ta2o3)、氧化钇(y2o3)、氧化铪(hfo2)、氧化锆(zro2)、氮氧化硅铪(hfsion)、氧化钇锗(ygexoy)、氧化钇硅(ysixoy)及氧化镧铝(laalo3)、及任何其他适宜介电质材料的一或多个层。电容介电层40的厚度t3在一些实施例中处于自约0.5纳米至约5纳米的范围中，及在其他实施例中处于自约1纳米至约3纳米的范围中。电容介电层40的厚度足够薄以便当施加电压(例如，约绝对值1mv至约10v)时发生载子穿隧。电容介电层40在一些实施例中部分地设置在漏极区14上方，并且在其他实施例中不设置在漏极区14上方。电容介电层40由与栅极介电层22相同或不同的材料组成。

如在图1b及图1d中图示，mis结构组成金属电极部分(厚部分34及薄部分36)、电容介电层40及基材的载子累积区域18。有效电容面积ca1通过金属电极部分、电容介电层40及载子累积区域18的重迭部分界定。薄部分的面积ca2小于面积ca1，并且ca2在一些实施例中处于ca1的自约95％至约50％的范围中。换言之，mis结构的薄电极部分与厚电极部分的面积比在自约50:50至约95:5的范围中。区域ca2在其他实施例中处于ca1的自约90％至约70％的范围中。ca2或ca1-ca2的最小值为约f²，其中f为由设计规则定义的最小线宽度。

如在图1b及图1c中图示，在一些实施例中提供多个记忆体单元。在某些实施例中，作为字线的一个栅电极提供给另两个记忆体单元。在图1b中，独立提供记忆体单元且通过绝缘隔离区而分隔记忆体单元。在图1c中，共享两个记忆体单元的源极12。

图1e为根据本揭露的其他实施例的记忆体单元的横截面视图。在上述实施例中，电极30包括作为高电阻部分的薄部分36。在图1e的实施例中，形成具有比厚部分34更高的电阻的高电阻层36"，而不是薄部分。层36”具有在自约1.0×10^-4至约1.0×10⁴ωcm的范围中的阻抗值或在自约1.0×10²至约1.0×10¹⁰ω/□的范围中的片电阻值。在一些实施例中，层36”可为非掺杂或掺杂半导体材料，诸如多晶硅、非晶硅、多晶锗及/或非晶锗。高电阻层36”的厚度可小于、等于或大于厚部分34的厚度。高电阻层36”的部分在一些实施例中设置在厚部分34”上方。

图2a为记忆体单元的横截面视图，以及图2b为根据本揭露的其他实施例的dram单元的平面图。图2a的横截面视图对应于图2b的线a-a'。与关于图1a至图1d说明的彼等相同或类似的材料、配置、制程及/或操作可应用至以下实施例，以及可略去其详细说明以避免冗余。

在图2a及图2b中，使用沟槽电容器作为mis电容器结构，而在图1a至图1d中使用平面类型电容器。

如在图2a及图2b中图示，记忆体单元包括存取晶体管及mis结构。存取晶体管包括在基材10上方形成的栅极结构20、源极12及漏极14。栅极结构20包括在基材的通道16上形成的栅极介电层22、栅电极24及侧壁间隔物26。mis结构包括金属电极30'、电容介电层40'及在设置在基材10中的沟槽50中形成的载子累积区域18。金属电极30'包括漏极接触部分32'、厚部分34'及薄部分36'，如在图2a中图示。记忆体单元进一步包括源极接触部分35。在一些实施例中，记忆体单位尺寸为16f²，其中f为由设计规则定义的最小线宽度。

在一些实施例中，当薄部分36'由类似于图1e的高电阻层36”组成时，高电阻层36”完全地填充沟槽50。

图3a为记忆体单元的横截面视图，以及图3b为根据本揭露的其他实施例的dram单元的平面图。图3a的横截面视图对应于图3b的线a-a'。与关于图1a至图2b说明的彼等相同或类似的材料、配置、制程及/或操作可应用至以下实施例，以及可略去其详细说明以避免冗余。

在图3a及图3b中，沟槽电容器经使用作为mis电容器结构，而在图1a至图1d中使用平面类型电容器。

如在图3a及图3b中图示，记忆体单元包括存取晶体管及mis结构。两个记忆体单元共享沟槽结构。存取晶体管包括栅极结构20a及栅极结构20b，每个包括在基材10上方形成的源极12及漏极14。栅极结构20a及栅极结构20b的每个包括在基材的通道16上形成的栅极介电层22、栅电极24及侧壁间隔物26。mis结构包括金属电极30'、电容介电层40'及在设置在基材10中的沟槽50中形成的载子累积区域18。金属电极30'包括漏极接触部分32'、厚部分34'及薄部分36'，如在图3a中图示。记忆体单元进一步包括源极接触部分35。在一些实施例中，记忆体单位尺寸为14f²，其中f为由设计规则定义的最小线宽度。

使用图4a至图6b说明根据本揭露的记忆体单元的操作。

图4a为简化mis单元的横截面视图，以及图4b为根据本揭露的实施例的mis单元的平面图。图4c为mis单元的横截面视图，以及图4d为比较实例的mis单元的平面图。

图4a至图4d的mis结构包括作为半导体层100的p型硅、作为绝缘(介电质)层140的sio2层及作为金属电极层130或金属电极层135的铝层。在图4a及图4b中，金属电极层130包括作为厚部分的块部分132及作为薄部分的边缘部分134，而在图4c及图4d中，金属电极层135的厚度为均匀的。当电压施加至块部分132时，由于边缘部分134的高电阻，电压降朝向电极130的圆周发生。

图5a及图5b图示图4a及图4b的mis记忆体的写入操作。在图5a及图5b中，qn指示电子电荷数量，εtot指示总电场，εbi指示内置场，及εapp指示外加电场。图5a图示将“1”写入mis记忆体的操作。当写入电压vg(例如，-6v)施加至mis记忆体的块部分132时，电子穿隧通过绝缘层140进入块部分132下方的半导体层100中。在边缘部分134中，由于电压降，在边缘部分有效施加至mis结构的电压小于vg。更具体而言，块部分中的vg(b)小于vfb，以及边缘部分中的vg(e)大于vfb，其中vfb为mis(al-sio2-p-si)结构的平带电压。因此，在块部分中跨mis结构的电场大于边缘部分中的电场。因此，附加载子(电子)积聚在半导体层18的边缘部分中，以及边缘部分中的积聚载子表示数据“1”。相反，在图4c的情况中，不积聚附加载子。

图5b图示将“-1”写入mis记忆体中的操作。当写入电压vg(例如，+8v)施加至mis记忆体的块部分135时，电子从块部分132下方的半导体层100穿隧通过绝缘层140。在边缘部分134中，由于电压降，在边缘部分有效施加至mis结构的电压小于vg。更具体而言，块部分中的vg(b)大于vfb，及边缘部分中的vg(e)亦大于vfb。因此，在块部分中跨mis结构的电场大于具有相反方向的边缘部分中的电场。因此，附加载子(电子)积聚在半导体层18的边缘部分中，以及边缘部分中的积聚载子表示数据“-1”。

图6a及图6b图示图4a及图4b的mis单元的读取操作。在图6a中，读取数据“1”，以及在图6b中，读取数据“-1”。在图5a及图5b中，qn指示电子电荷数量，εtot指示总电场，εbi指示内置场，εapp指示外加电场，及i读出指示总读取电流。

在图6a及图6b中，读取电压vg＝1mv施加至金属电极。通过施加读取电压，由传导电流(或dc电流)及瞬时电流(或ac电流)组成的电流流动。在mis单元操作中的写入过程从边缘部分中的积聚载子开始之后，瞬时电流为放电电流(或读出电流)。在图6a中，观察自金属电极流动至半导体层的电流，以及在图6b中，观察自半导体层流动至金属电极的电流。反之，在图4c的情况中，没有观察到瞬时电流。

图7a及图7b图示图4a及图4c的mis单元的电流特性。在图7a及图7b中，使用图4a及图4c的mis结构，其中对于图4a半径r为152.5μm，及对于图4c；r为122.5μm及δr为30μm。绝缘层的厚度为3纳米。

在图7a中，将数据“1”的写入电压(-6v)、读取电压(1mv)及数据“-1”的写入电压(+8v)的循环脉冲施加至图4a及图4c的mis单元。在图4a的mis单元的情况下(标记为“utmsg”(ultra-thinmetalsurroundedgate；超薄金属围绕栅极))，观察到约-20pa及约50pa的数量的电流直到循环的总数达到约104循环为止。在图4c的mis单元的情况下(标记为“rg”(regulargate；常规栅极))，仅观察到约-5pa及约5pa的数量的小电流。

在图7b中，图示施加读取电压之后的电流特性。在图4a的mis单元的情况下，在施加读取电压之后可观察瞬时电流大于约0.5秒，而在图4c的mis单元的情况下，在施加读取电压之后瞬时电流消失约0.5秒。

在图7a及图7b中图示的特性图示图4a的mis单元可应用至dram记忆体。如上所述，在施加正/负写入电压之后，载子(例如，电子)储存在mis结构中。由于薄金属部分的高电阻率，跨绝缘层的电压(电场)沿远离厚金属部分的薄金属部分降低。在厚金属部分处施加的更高电压导致载子(电子)的漏电(穿隧)，并且因此储存在厚金属部分中的电子的数量少于薄金属部分中电子数量。

在读取过程期间，所储存的载子(电子)流出mis电容器，即放电。储存在薄金属部分中的额外载子(电子)可作为额外放电电流供应。因此，图4a的mis结构的放电电流(用于“1”及“-1”)的两个数量的差大于图4c的mis结构的数量的差。

图8a至图8h图示根据本揭露的图1a的记忆体单元的制造制程的各阶段。应理解，可在通过图8a至图8h图示的制程之前、期间及之后提供额外操作，及对于方法的额外实施例，下文所述的一些操作可经替换或去除。操作/制程的顺序可互换。

在图8a中，提供基材10。随后，如在图8b中图示，形成电容介电层40。电容介电层40可通过化学气相沉积(cvd)、物理气相沉积(physicalvapordeposition；pvd)及/或原子层沉积(ald)而形成。另外，通过使用微影及蚀刻操作，去除沉积层的不必要部分。

随后，如在图8c中图示，形成栅极介电层22及栅电极层24。栅极介电层22可通过热氧化、化学气相沉积(cvd)、物理气相沉积(pvd)及/或原子层沉积(ald)而形成。栅电极层24可通过化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)及/或电镀或任一其他适宜薄膜形成方法而形成。另外，通过使用微影及蚀刻操作，去除沉积层的不必要部分。另外，如在图8d中图示，形成侧壁间隔物26。侧壁间隔物26可通过化学气相沉积(cvd)、物理气相沉积(pvd)及/或原子层沉积(ald)而沉积绝缘层，随后进行各向异性蚀刻而形成。

随后，如在图8e中图示，源极12及漏极14通过在基材10中的栅极结构的两侧区域中引入杂质而形成。杂质，诸如砷(as)、磷(p)、铟(in)、硼(b)及/或氟化硼(bf2)，通过一或多个离子植入制程而引入。可以在形成源极及漏极之后形成电容介电层40。

随后，形成金属电极的源极接触部分35及漏极接触部分32及厚部分34的导电层(见图1a)，如在图8f中图示。导电层通过化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)及/或电镀而形成，以及执行微影及蚀刻操作以界定源极接触部分35及漏极接触部分32及厚部分34。

另外，金属电极的薄部分36在电容介电层40上方形成，如在图8g中图示。薄部分36可通过化学气象沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)及/或电镀，随后进行微影及蚀刻操作而形成。

在一些实施例中，首先形成薄部分36，及随后形成厚部分34、漏极接触部分32及源极接触部分35。

另外，形成层间介电(interlayerdielectric；ild)层60及随后形成由导电材料组成的位线70，如在图8h中图示。ild层60通过适用技术，诸如化学气相沉积(cvd)而沉积。ild层60包括介电质材料，诸如氧化硅、氮化硅、低k值介电质材料或其组合的一或多个层。ild层60可以随后通过cmp操作而平坦化。位线70由导电材料，诸如铝(al)、钨(w)、氮化钛(tin)、氮化钽(tan)、硅化钨(wsi)等等)或任何其他适宜导电材料组成。

随后，执行另外互补式金属氧化物半导体(complementarymetal-oxide-semiconductor；cmos)制程以形成各特征，诸如额外层间介电层、接触/通孔、互连金属层及钝化层等等。

图9a至图9i图示根据本揭露的图2a的记忆体单元的制造制程的各阶段。应理解，可在通过图9a至图9i图示的制程之前、期间及之后提供额外操作，及对于方法的额外实施例，下文所述的一些操作可经替换或去除。操作/制程的顺序可互换。与关于图8a至图8h说明的彼等相同或类似的材料、配置、制程及/或操作可应用至以下实施例，以及可略去其详细说明以避免冗余。

在图9a中，提供基材10。随后，如在图9b中图示，沟槽50在基材中形成。

随后，如在图9c中图示，形成电容介电层40'。另外，通过使用微影及蚀刻操作，去除沉积层的不必要部分。

随后，如在图9d中图示，形成栅极介电层22及栅电极层24。栅极介电层22及栅电极层24可通过适宜薄膜形成方法而形成，以及通过使用微影及蚀刻操作，去除沉积层的不必要部分。另外，如在图9e中图示，形成侧壁间隔物26。

随后，如在图9f中图示，源极12及漏极14通过在基材10中的栅极结构的两侧区域中引入杂质而形成。在一些实施例中，可以在形成源极及漏极之后形成电容介电层40'。

随后，形成金属电极的源极接触部分35及漏极接触部分32'及厚部分34'的导电层(见，图2a)，如在图9g中图示。另外，金属电极30'的薄部分36'在形成于沟槽50中的电容介电层40'上方形成，如在图9h中图示。薄部分36’可通过化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)及/或电镀而沉积，随后进行微影及蚀刻操作。

在一些实施例中，首先形成薄部分36'，及随后形成厚部分34'、漏极接触部分32'及源极接触部分35。

另外，形成层间介电(ild)层60及随后形成由导电材料组成的位线70，如在图9i中图示。

随后，执行另外cmos制程以形成各特征，诸如额外层间介电层、接触/通孔、互连金属层及钝化层等等。

图10a至图10i图示根据本揭露的图3a的记忆体单元的制造制程的各阶段。应理解，可在通过图10a至图10i图示的制程之前、期间及之后提供额外操作，及对于方法的额外实施例，下文所述的一些操作可经替换或去除。操作/制程的顺序可互换。与关于图8a至图10i说明的彼等相同或类似的材料、配置、制程及/或操作可应用至以下实施例，以及可略去其详细说明以避免冗余。

在图10a中，提供基材10。随后，如在图10b中图示，在基材中形成沟槽50。

随后，如在图10c中图示，形成电容介电层40'。另外，通过使用微影及蚀刻操作，去除沉积层的不必要部分。

随后，如在图10d中图示，形成栅极介电层22及栅电极层24。栅极介电层22及栅电极层24可通过适宜薄膜形成方法而形成，以及通过使用微影及蚀刻操作，去除沉积层的不必要部分。另外，如在图10e中图示，形成侧壁间隔物26。

随后，如在图10f中图示，源极12及漏极14通过在基材10中的栅极结构的两侧区域中引入杂质而形成。可以在形成源极及漏极之后形成电容介电层40'。

随后，形成金属电极30’的源极接触部分35及漏极接触部分32’及厚部分34’的导电层(见，图3a)，如在图10g中图示。另外，金属电极30'的薄部分36'在形成于沟槽50中的电容介电层40'上方形成，如在图10h中图示。薄部分36'可通过化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)及/或电镀，随后进行微影及蚀刻操作而形成。

在一些实施例中，首先形成薄部分36'，及随后形成厚部分34'、漏极接触部分32'及源极接触部分35。

另外，形成层间介电(ild)层60及随后形成由导电材料组成的位线70，如在图10i中图示。

随后，执行另外cmos制程以形成各特征，诸如额外层间介电层、接触/通孔、互连金属层及钝化层等等。

应理解，本文不一定论述所有优势，且没有特定优势对于所有实施例或实例为必需，以及其他实施例或实例可提供不同优势。

例如，在本揭露中，通过使用具有金属电极的mis结构，此金属电极具有薄部分及厚部分，可获得可应用至dram装置的记忆体单元。另外，进一步缩小dram装置是可能的。

根据本揭露的一态样，半导体记忆装置包括具有栅极、源极及漏极的第一晶体管及金属绝缘体半导体(mis)结构。晶体管及mis结构设置在共用基材上。mis结构包括设置在半导体区域上的介电层、及设置在介电层上并耦接至晶体管的漏极的电极。电极包括块部分及高电阻部分，两者设置在介电层上。高电阻部分具有在自1.0×10^-4至1.0×10⁴ωcm的范围中的阻抗值或在自1.0×10²至1.0×10¹⁰ω/□的范围中的片电阻值。在上述或以下实施例的一或多个中，块部分及高电阻部分由相同导电材料组成，以及高电阻部分的厚度小于块部分的厚度。在上述或以下实施例的一或多个中，高电阻部分的厚度在自1纳米至10纳米的范围中。在上述或以下实施例的一或多个中，介电层的厚度使得当在电极与半导体区域之间施加电压时流动穿隧电流。在上述或以下实施例的一或多个中，介电层的厚度在自0.5纳米至5纳米的范围中。在上述或以下实施例的一或多个中，高电阻部分的面积处在mis结构中的电容器的面积的自50％至95％的范围中。在上述或以下实施例的一或多个中，块部分及高电阻部分由不同材料组成。在上述或以下实施例的一或多个中，高电阻部分由掺杂或不掺杂半导体材料组成。

根据本揭露的另一态样，半导体装置包括具有栅极、源极及漏极的第一晶体管及金属绝缘体半导体(mis)结构。第一晶体管及mis结构设置在共用基材上。mis结构包括在基材中形成的沟槽，设置在沟槽中的介电层，及设置在介电层上并耦接至第一晶体管的漏极的电极。电极包括第一块部分及高电阻部分，两者设置在介电层上。高电阻部分具有在自1.0×10^-4至1.0×10⁴ωcm的范围中的阻抗值或在自1.0×10²至1.0×10¹⁰ω/□的范围中的片电阻值。在上述或以下实施例的一或多个中，第一块部分及高电阻部分由相同导电材料组成，以及高电阻部分的厚度小于第一块部分的厚度。在上述或以下实施例的一或多个中，高电阻部分的厚度为第一块部分的厚度的1/2至1/10。在上述或以下实施例的一或多个中，介电层的厚度在自1纳米至3纳米的范围中。在上述或以下实施例的一或多个中，高电阻部分的面积处在mis结构中的电容器的面积的自50％至95％的范围中。在上述或以下实施例的一或多个中，第一块部分及高电阻部分由不同材料组成。在上述或以下实施例的一或多个中，高电阻部分由掺杂或不掺杂半导体材料组成。在上述或以下实施例的一或多个中，高电阻部分设置在沟槽中的介电层上。在上述或以下实施例的一或多个中，介电层的部分设置在漏极上。在上述或以下实施例的一或多个中，半导体记忆装置进一步包括具有栅极、源极及漏极的第二晶体管。mis结构的电极进一步包括设置在介电层上并电耦接至第二晶体管的漏极的第二块部分。

根据本揭露的另一态样，半导体动态随机存取记忆体包括多个记忆体单元、字线及位线。记忆体单元的每个包括具有栅极、源极及漏极的晶体管及金属绝缘体半导体(mis)结构。mis结构包括设置在半导体区域上的介电层、及设置在介电层上并耦接至晶体管的漏极的电极。电极包括块部分及高电阻部分，两者设置在介电层上。高电阻部分具有在自1.0×10^-4至1.0×10⁴ωcm的范围中的阻抗值或在自1.0×10²至1.0×10¹⁰ω/□的范围中的片电阻值。在上述实施例的一或多个中，栅极充当字线及位线电偶接至源极。

上文概述若干实施例或实例的特征，使得熟悉此项技术者可更好地理解本揭露的态样。熟悉此项技术者应了解，可轻易使用本揭露作为设计或修改其他制程及结构的基础，以便实施本文所介绍的实施例或实例的相同目的及/或实现相同优势。熟悉此项技术者亦应认识到，此类等效结构并未脱离本揭露的精神及范畴，且可在不脱离本揭露的精神及范畴的情况下产生本文的各种变化、替代及更改。