一种多开态MOS辅助触发SCR的高压ESD保护方案的制作方法

本发明属于集成电路的静电放电保护领域，涉及一种esd保护方案，具体涉及一种多开态mos辅助触发scr的高压esd保护方案，可用于提高片上高压ic的esd保护可靠性。

背景技术：

随着集成电路(ic)的广泛应用及集成制造工艺特征尺寸的日益减小，ic产品的工作电压逐渐降低，ic对静电放电(esd)的敏感度也在逐渐增加。因esd导致ic产品失效的比例在持续上升，已造成巨大的国民经济损失。在当前集成技术快速发展的趋势下，研究与设计可满足不断发展变化的片上icesd保护需求的esd保护方案十分重要。目前，针对片上ic的各种esd防护需求，基于可控硅(scr)的esd保护方案已引起了科研人员的密切关注。这是由于scr具有优越的esd电流泄放能力，占用的芯片面积较小，且scr的热击穿风险较小，器件的esd鲁棒性较强。但是，scr的突出缺点是器件的维持电压较小，抗闩锁能力较弱。已有的采用扩大寄生三极管的基区宽度、延长esd电流泄放路径或器件堆栈等方法在提高scr类保护器件维持电压的同时，通常需要消耗较大的芯片面积。尤其针对高压应用环境ic，现有的esd保护方法因存在巨大的闩锁风险，难以适用于片上高压ic的esd防护。

传统esd保护设计中采用的栅接地nmos或栅接高电位pmos结构，易因雪崩击穿产生的强电场汇集于器件的漏极与栅交界处，导致发生热击穿，器件的esd鲁棒性较差。若采用栅接高电位nmos或栅接地pmos结构，在esd应力的作用下，mos则可在多晶硅栅下方形成低阻导通沟道，器件处于开态。通过在esd保护方案中利用开态mos级联的方法，辅助触发scr结构，将不仅有助于降低esd保护器件的触发电压和电压钳制能力，还有助于提高esd保护器件的esd鲁棒性。本发明提出了一种多开态mos辅助触发scr的高压esd保护方案，将多个开态pmos和nmos串接并嵌入scr结构中，一方面，可通过改变嵌入的开态mos管数目，调整高压esd保护器件的触发电压，以满足不同被保护电路的esd设计窗口的需求，另一方面，可避免scr电流泄放路径发生雪崩击穿效应，使高压esd保护器件不发生电压回滞，提高器件的抗闩锁能力和esd鲁棒性。

技术实现要素：

针对传统scr结构在高压esd保护中抗闩锁能力差，关态mos器件在esd保护中esd鲁棒性弱的问题，本发明设计了一种多开态mos辅助触发scr的高压esd保护方案，既充分利用了scr单位面积强esd鲁棒性的特点，又通过在scr结构中嵌入级联开态nmos与pmos，可获得一种片上ic的高压esd保护器件。此外，可根据被保护电路的esd防护需求以及提供的esd设计窗口，适当调整嵌入级联开态mos管数目，调节esd保护器件的触发电压。根据本发明方案制备的esd保护器件，在esd脉冲作用下，可形成多开态mos辅助触发路径和scr电流泄放路径，实现一种触发电压可调且无电压回滞、强esd鲁棒性的片上ic高压esd保护设计方案。

本发明通过以下技术方案实现：

一种多开态mos辅助触发scr的高压esd保护方案，其包括多开态mos辅助触发路径和scr电流泄放路径，以灵活调整高压esd保护器件的触发电压，增强器件的esd鲁棒性，其特征在于：将多个开态pmos和nmos串接并嵌入scr结构中，形成一种触发电压可调且无电压回滞的高压esd保护设计方案，以三开态pmos和nmos辅助触发scr的高压esd保护器件为例，主要由p衬底、第一n阱、第一p阱、第二p阱、第二n阱、第三p阱、第三n阱、第四p阱、第四n阱、第一n+注入区、第一p+注入区、第二n+注入区、第二p+注入区、第三n+注入区、第四n+注入区、第三p+注入区、第四p+注入区、第五n+注入区、第六n+注入区、第五p+注入区、第六p+注入区、第七n+注入区、第八n+注入区、第七p+注入区、第八p+注入区、第一多晶硅栅、第二多晶硅栅、第三多晶硅栅、第四多晶硅栅、第五多晶硅栅和第六多晶硅栅构成；

在所述p衬底的表面区域从左至右依次设有所述第一n阱和所述第一p阱，所述p衬底的左侧边缘与所述第一n阱的左侧边缘相连，所述第一n阱的右侧边缘与所述第一p阱的左侧边缘相连，所述第一p阱的右侧边缘与所述p衬底的右侧边缘相连；

在所述第一n阱的左半部分区域内，嵌入所述第二p阱和所述第三p阱，沿所述高压esd保护器件剖面z轴方向，从下向上依次设有所述第一n+注入区、所述第二p阱、所述第二n阱和所述第三p阱，且所述第二p阱、所述第二n阱和所述第三p阱的左侧边缘均与所述p衬底的左侧边缘相连，所述第二p阱、所述第二n阱和所述第三p阱的右侧边缘均与所述第一n阱的右半部分区域相连，所述第一n阱的下侧边缘与所述第一n+注入区的下侧边缘相连，所述第二p阱的上侧边缘与所述第二n阱的下侧边缘相连，所述第二n阱的上侧边缘与所述第三p阱的下侧边缘相连，所述第三p阱的上侧边缘与所述第一n阱的上侧边缘相连，在所述第一n阱的所述右半部分区域设有一条形版图的所述第一p+注入区；

在所述第一p阱的右半部分区域内，嵌入所述第三n阱和所述第四n阱，沿所述高压esd保护器件剖面z轴方向，从下向上依次设有所述第二p+注入区、所述第四n阱、所述第四p阱和所述第三n阱，所述第四n阱、所述第四p阱和所述第三n阱的左侧边缘均与所述第一p阱的左半部分区域相连，所述第四n阱、所述第四p阱和所述第三n阱的右侧边缘均与所述p衬底的右侧边缘相连，所述第一p阱的下侧边缘与所述第二p+注入区的下侧边缘相连，所述第四n阱的上侧边缘与所述第四p阱的下侧边缘相连，所述第四p阱的上侧边缘与所述第三n阱的下侧边缘相连，所述第三n阱的上侧边缘与所述第一p阱的上侧边缘相连，在所述第一p阱的所述左半部分区域设有一条形版图的所述第二n+注入区；

在所述第二p阱的表面区域，沿所述高压esd保护器件剖面z轴方向，从下向上依次设有所述第三n+注入区、所述第一多晶硅栅和所述第四n+注入区，所述第三n+注入区的上侧边缘与所述第一多晶硅栅的下侧边缘相连，所述第一多晶硅栅的上侧边缘与所述第四n+注入区的下侧边缘相连；

在所述第二n阱的表面区域，沿所述高压esd保护器件剖面z轴方向，从下向上依次设有所述第三p+注入区、所述第二多晶硅栅和所述第四p+注入区，所述第三p+注入区的上侧边缘与所述第二多晶硅栅的下侧边缘相连，所述第二多晶硅栅的上侧边缘与所述第四p+注入区的下侧边缘相连；

在所述第三p阱的表面区域，沿所述高压esd保护器件剖面z轴方向，从下向上依次设有所述第五n+注入区、所述第三多晶硅栅和所述第六n+注入区，所述第五n+注入区的上侧边缘与所述第三多晶硅栅的下侧边缘相连，所述第三多晶硅栅上侧边缘与所述第六n+注入区的下侧边缘相连；

在所述第三n阱的表面区域，沿所述高压esd保护器件剖面z轴方向，从下向上依次设有所述第六p+注入区、所述第四多晶硅栅和所述第五p+注入区，所述第六p+注入区的上侧边缘与所述第四多晶硅栅的下侧边缘相连，所述第四多晶硅栅上侧边缘与所述第五p+注入区的下侧边缘相连；

在所述第四p阱的表面区域，沿所述高压esd保护器件剖面z轴方向，从下向上依次设有所述第八n+注入区、所述第五多晶硅栅和所述第七n+注入区，所述第八n+注入区的上侧边缘与所述第五多晶硅栅的下侧边缘相连，所述第五多晶硅栅上侧边缘与所述第七n+注入区的下侧边缘相连；

在所述第四n阱的表面区域，沿所述高压esd保护器件剖面z轴方向，从下向上依次设有所述第八p+注入区、所述第六多晶硅栅和所述第七p+注入区，所述第八p+注入区的上侧边缘与所述第六多晶硅栅的下侧边缘相连，所述第六多晶硅栅上侧边缘与所述第七p+注入区的下侧边缘相连；

所述第一n+注入区、所述第三n+注入区和所述第一多晶硅栅均与第一金属1相连，所述第四n+注入区和所述第三p+注入区均与第二金属1相连，所述第四p+注入区、所述第五n+注入区和所述第三多晶硅栅均与第三金属1相连，所述第六n+注入区和所述第五p+注入区均与第四金属1相连，所述第六p+注入区、所述第七n+注入区和所述第五多晶硅栅均与第五金属1相连，所述第八n+注入区和所述第七p+注入区均与第六金属1相连，所述第八p+注入区和所述第二p+注入区均与第七金属1相连，所述第一p+注入区与第八金属1相连，所述第二n+注入区、所述第二多晶硅栅、所述第四多晶硅栅和所述第六多晶硅栅均与第九金属1相连；

所述第八金属1与第一金属2相连，从所述第一金属2引出一电极，用作器件的金属阳极；

所述第九金属1与第二金属2相连，从所述第二金属2引出一电极，用作器件的金属阴极。

本发明的有益技术效果为：

(1)如权利要求1所述的一种多开态mos辅助触发scr的高压esd保护方案，其特征在于：在所述第一n阱的所述左半部分区域，沿所述高压esd保护器件剖面z轴方向，通过将p阱间隔嵌入的方式，以p阱和n阱相互交替的规律呈周期性排列，同理，在所述第一p阱的所述右半部分区域，沿所述高压esd保护器件剖面z轴方向，通过将n阱间隔嵌入的方式，以n阱和p阱相互交替的规律呈周期性排列，且在呈周期性排列的n阱与p阱内分别设有一开态pmos和一开态nmos，将所述开态pmos和所述开态nmos依次串联，可构成单开态、双开态、三开态及多开态mos串联路径，能调节所述高压esd防护方案的触发电压，从而满足被保护电路不同esd设计窗口的需求。

(2)如权利要求1所述的一种多开态mos辅助触发scr的高压esd保护方案，其特征在于：由所述第三n+注入区、所述第一多晶硅栅和所述第四n+注入区构成第一开态nmos，由所述第三p+注入区、所述第二多晶硅栅和所述第四p+注入区构成第一开态pmos，由所述第五n+注入区、所述第三多晶硅栅和所述第六n+注入区构成第二开态nmos，由所述第六p+注入区、所述第四多晶硅栅和所述第五p+注入区构成第二开态pmos，由所述第八n+注入区、所述第五多晶硅栅和所述第七n+注入区构成第三开态nmos，由所述第八p+注入区、所述第六多晶硅栅和所述第七p+注入区构成第三开态pmos在esd应力作用下，由所述第一开态nmos、所述第二开态pmos、所述第二开态nmos、所述第二开态pmos、所述第三开态nmos和所述第三开态pmos构成的所述多开态mos辅助触发路径的电压，不能超过由所述第一n阱的所述右半部分区域与所述第一p阱的所述左半部分区域构成的反偏pn结电压，且当所述多开态mos辅助触发路径导通后，所述scr电流泄放路径开启，可避免所述scr电流泄放路径产生电流雪崩效应，可提高所述高压esd保护方案的esd鲁棒性。

附图说明

图1是本发明实例器件结构的三维示意图；

图2是本发明实例器件的金属连接示意图；

图3是本发明实例器件在esd应力作用下的等效电路图。

具体实施方式

下面结合附图和具体实施方式对本发明作进一步详细的说明：

本发明提出了一种多开态mos辅助触发scr的高压esd保护方案，该方案通过在scr结构中嵌入级联的开态pmos和nmos，降低器件的触发电压，可通过调整嵌入的开态mos个数，实现不同被保护电路对esd器件的触发开启需求；而且多个级联开态mos的触发路径的开启有助于避免器件发生雪崩击穿效应。根据本发明方案实施的实例器件，在esd应力作用下，不仅可形成多开态mos的辅助触发路径，减小高压esd保护器件的触发电压，避免器件在触发开启后发生电压回滞；还可形成scr电流泄放路径，以增强器件的esd鲁棒性。

如图1所示，以本发明实施的一种实例器件结构三维示意图为例，三开态pmos和nmos辅助触发scr的高压esd保护器件具体实施过程如下：主要由p衬底101、第一n阱102、第一p阱103、第二p阱104、第二n阱105、第三p阱106、第三n阱107、第四p阱108、第四n阱109、第一n+注入区110、第一p+注入区111、第二n+注入区112、第二p+注入区113、第三n+注入区114、第四n+注入区115、第三p+注入区116、第四p+注入区117、第五n+注入区118、第六n+注入区119、第五p+注入区120、第六p+注入区121、第七n+注入区122、第八n+注入区123、第七p+注入区124、第八p+注入区125、第一多晶硅栅126、第二多晶硅栅127、第三多晶硅栅128、第四多晶硅栅129、第五多晶硅栅130和第六多晶硅栅131构成；

在所述p衬底101的表面区域从左至右依次设有所述第一n阱102和所述第一p阱103，所述p衬底101的左侧边缘与所述第一n阱102的左侧边缘相连，所述第一n阱102的右侧边缘与所述第一p阱103的左侧边缘相连，所述第一p阱103的右侧边缘与所述p衬底101的右侧边缘相连；

在所述第一n阱102的左半部分区域内，嵌入所述第二p阱104和所述第三p阱106，沿所述高压esd保护器件剖面z轴方向，从下向上依次设有所述第一n+注入区110、所述第二p阱104、所述第二n阱105和所述第三p阱106，且所述第二p阱104、所述第二n阱105和所述第三p阱106的左侧边缘均与所述p衬底101的左侧边缘相连，所述第二p阱104、所述第二n阱105和所述第三p阱106的右侧边缘均与所述第一n阱102的右半部分区域相连，所述第一n阱102的下侧边缘与所述第一n+注入区110的下侧边缘相连，所述第二p阱104的上侧边缘与所述第二n阱105的下侧边缘相连，所述第二n阱105的上侧边缘与所述第三p阱106的下侧边缘相连，所述第三p阱106的上侧边缘与所述第一n阱102的上侧边缘相连，在所述第一n阱102的所述右半部分区域设有一条形版图的所述第一p+注入区111；

在所述第一p阱103的右半部分区域内，嵌入所述第三n阱107和所述第四n阱109，沿所述高压esd保护器件剖面z轴方向，从下向上依次设有所述第二p+注入区113、所述第四n阱109、所述第四p阱108和所述第三n阱107，所述第四n阱109、所述第四p阱108和所述第三n阱107的左侧边缘均与所述第一p阱103的左半部分区域相连，所述第四n阱109、所述第四p阱108和所述第三n阱107的右侧边缘均与所述p衬底101的右侧边缘相连，所述第一p阱103的下侧边缘与所述第二p+注入区113的下侧边缘相连，所述第四n阱109的上侧边缘与所述第四p阱108的下侧边缘相连，所述第四p阱108的上侧边缘与所述第三n阱107的下侧边缘相连，所述第三n阱107的上侧边缘与所述第一p阱103的上侧边缘相连，在所述第一p阱103的所述左半部分区域设有一条形版图的所述第二n+注入区112；

在所述第二p阱104的表面区域，沿所述高压esd保护器件剖面z轴方向，从下向上依次设有所述第三n+注入区114、所述第一多晶硅栅126和所述第四n+注入区115，所述第三n+注入区114的上侧边缘与所述第一多晶硅栅126的下侧边缘相连，所述第一多晶硅栅126的上侧边缘与所述第四n+注入区115的下侧边缘相连；

在所述第二n阱105的表面区域，沿所述高压esd保护器件剖面z轴方向，从下向上依次设有所述第三p+注入区116、所述第二多晶硅栅127和所述第四p+注入区117，所述第三p+注入区116的上侧边缘与所述第二多晶硅栅127的下侧边缘相连，所述第二多晶硅栅127的上侧边缘与所述第四p+注入区117的下侧边缘相连；

在所述第三p阱106的表面区域，沿所述高压esd保护器件剖面z轴方向，从下向上依次设有所述第五n+注入区118、所述第三多晶硅栅128和所述第六n+注入区119，所述第五n+注入区118的上侧边缘与所述第三多晶硅栅128的下侧边缘相连，所述第三多晶硅栅128上侧边缘与所述第六n+注入区119的下侧边缘相连；

在所述第三n阱107的表面区域，沿所述高压esd保护器件剖面z轴方向，从下向上依次设有所述第六p+注入区121、所述第四多晶硅栅129和所述第五p+注入区120，所述第六p+注入区121的上侧边缘与所述第四多晶硅栅129的下侧边缘相连，所述第四多晶硅栅129上侧边缘与所述第五p+注入区120的下侧边缘相连；

在所述第四p阱108的表面区域，沿所述高压esd保护器件剖面z轴方向，从下向上依次设有所述第八n+注入区123、所述第五多晶硅栅130和所述第七n+注入区122，所述第八n+注入区123的上侧边缘与所述第五多晶硅栅130的下侧边缘相连，所述第五多晶硅栅130上侧边缘与所述第七n+注入区122的下侧边缘相连；

在所述第四n阱109的表面区域，沿所述高压esd保护器件剖面z轴方向，从下向上依次设有所述第八p+注入区125、所述第六多晶硅栅131和所述第七p+注入区124，所述第八p+注入区125的上侧边缘与所述第六多晶硅栅131的下侧边缘相连，所述第六多晶硅栅131上侧边缘与所述第七p+注入区124的下侧边缘相连。

如图2所示，所述第一n+注入区110、所述第三n+注入区114和所述第一多晶硅栅126均与第一金属1201相连，所述第四n+注入区115和所述第三p+注入区116均与第二金属1202相连，所述第四p+注入区117、所述第五n+注入区118和所述第三多晶硅栅128均与第三金属1203相连，所述第六n+注入区119和所述第五p+注入区120均与第四金属1204相连，所述第六p+注入区121、所述第七n+注入区122和所述第五多晶硅栅130均与第五金属1205相连，所述第八n+注入区123和所述第七p+注入区124均与第六金属1206相连，所述第八p+注入区125和所述第二p+注入区113均与第七金属1207相连，所述第一p+注入区111与第八金属1208相连，所述第二n+注入区112、所述第二多晶硅栅127、所述第四多晶硅栅129和所述第六多晶硅栅131均与第九金属1209相连；

所述第八金属1208与第一金属2210相连，从所述第一金属2210引出一电极，用作器件的金属阳极；

所述第九金属1209与第二金属2211相连，从所述第二金属2211引出一电极，用作器件的金属阴极。

如图3所示，由所述第三n+注入区114、所述第一多晶硅栅126和所述第四n+注入区115构成第一开态nmos，由所述第三p+注入区116、所述第二多晶硅栅127和所述第四p+注入区117构成第一开态pmos，由所述第五n+注入区118、所述第三多晶硅栅128和所述第六n+注入区119构成第二开态nmos，由所述第六p+注入区121、所述第四多晶硅栅129和所述第五p+注入区120构成第二开态pmos，由所述第八n+注入区123、所述第五多晶硅栅130和所述第七n+注入区122构成第三开态nmos，由所述第八p+注入区125、所述第六多晶硅栅131和所述第七p+注入区124构成第三开态pmos，开态nmos的栅端与漏端相连，开态pmos的栅端与阴极相连，在esd应力作用下，所述开态nmos和所述开态pmos均可形成导电沟道，由所述第一开态nmos、所述第二开态pmos、所述第二开态nmos、所述第二开态pmos、所述第三开态nmos和所述第三开态pmos构成的所述多开态mos辅助触发路径先开启，有利于辅助触发scr结构，既可降低高压esd保护器件的触发电压，又可增强器件的电压钳制能力和esd鲁棒性；

通过调整所述多开态mos辅助触发路径中开态mos管数目，可实现高压esd保护器件的触发电压可调性，关键需注意：所述多开态mos辅助触发路径的电压，不能超过由所述第一n阱102的所述右半部分区域与所述第一p阱103的所述左半部分区域构成的反偏pn结电压；

由所述第一p+注入区111、所述第一n阱102、所述第一n+注入区110和所述第一p阱103构成寄生pnp管，由所述第一n阱102、所述第一p阱103、所述第二p+注入区113和所述第二n+注入区112构成寄生npn管，随着esd应力的逐渐增加，当所述多开态mos辅助触发路径开启时，由所述寄生pnp管和所述寄生npn管构成的所述scr电流泄放路径开启，且无电流雪崩效应发生，可降低esd保护器件产生闩锁风险，提高所述高压esd保护器件的esd的鲁棒性。

最后说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的宗旨和范围，其均应涵盖在本发明的权利要求范围当中。