可降低CP值的电感结构的制作方法

本实用新型涉及一种可降低CP值的电感结构，属于电感器技术领域。

背景技术：

电感器(Inductor)为被动电子元件的一种，在电子产品中时常运用，其在电子电路里面具抗拒电流变化，从而可过滤电路的杂讯、稳定电路中的电流值、降低电磁干扰、功率转换等功能，但是目前电感器为单一绕组的设置以对应现代化电子产品已达不到需求标准而不敷使用，从而演变出多绕组以及多绕组绕线方式的不同形式的电感器。

对此，中国专利授权公告第CN203746604U号揭露了一种「共模滤波器」，其CN203746604U号该案中图1所示的大致结构，尤其共模滤波器以内、外层叠绕，并且内、外层个别分成三个绕线区域之15匝、1匝和15匝之绕线，而致使形成共模滤波器。

这一技术方案中，虽可形成多接脚的共模滤波器，但此内、外层的绕设方式及特定此匝数且又彼此接触，固然共模滤波器设有空间区域，此整体绕设方式容易形成大的寄生电容(parasitic capacitance)，或称杂散电容、并联电容，此电容容易引起电路干扰，因此并联等效电容值CP，其值愈小愈好。故当共模滤波器或电感器产生高的CP值，尤其运作于高频率时，将会失去高频滤波的能力。因此，如何针对上述所言而降低等效并联电容值CP，是解决的技术困难点所在。

技术实现要素：

本实用新型的目的在于：针对现有技术的缺陷和不足，提供一种结构简单，设计合理、使用方便的一种可降低CP值的电感结构，一种能降低等效并联电容值(CP)而提升高频滤波能力响应的可降低CP值的电感结构。

为实现上述目的，本实用新型采用的技术方案是：

本实用新型所述的一种可降低CP值的电感结构，包括芯柱体、第一线圈和第二线圈；所述的芯柱体上依序设有第一绕线区域、第二绕线区域和第三绕线区域，芯柱体的两端分别设有第一法兰和第二法兰，第一法兰上设有第一端电极和一第三端电极，且该第二法兰上设有第二端电极和第四端电极。

在本实用新型中：所述的第一线圈，和与之对应的第一绕线区域、第二绕线区域以及第三绕线区域上分别依序绕设固定m1匝的第一绕线部、m2匝的第二绕线部和m3匝的第三绕线部； 所述的第二线圈，和与之对应的第一绕线区域、第二绕线区域以及第三绕线区域上分别依序绕设固定n1匝的第四绕线部、n2匝的第五绕线部和n3匝的第六绕线部，该m1匝等于n1匝、该n2匝等于m2+1匝和该n3匝等于m3-1匝；其中，该第一绕线区域的第一绕线部和第四绕线部与该第二绕线区域的第二绕线部和第五绕线部之间设有第一隔离区，该第二绕线区域的第二绕线部和第五绕线部与该第三绕线区域的第三绕线部和第六绕线部之间设有第二隔离区和第三隔离区，该第一隔离区和第二隔离区与该第三隔离区分别形成于该芯柱体上的相对侧。

在本实用新型中：所述第一绕线区域的第一绕线部和第四绕线部形成为相互层叠绕设，所述第二绕线区域的第二绕线部和第五绕线部形成为相互水平绕设，且所述的第三绕线区域的第三绕线部和第六绕线部形成为相互层叠绕设。

在本实用新型中：所述第二绕线区域的第二绕线部和第五绕线部形成为相互交替配置水平绕设。

在本实用新型中：所述m1匝等于19匝、m2匝等于1匝、m3匝等于11匝、n1匝等于19匝、n2匝等于2匝和n3匝等于10匝。

采用上述结构后，本实用新型有益效果为：本实用新型结构简单、设计合理，通过设置的第一隔离区、第二隔离区和第三隔离区，大幅减少第一线圈和第二线圈的绕设于芯柱体上后的整体的接触面积，以及该第二绕线区域的第二绕线部和第五绕线部形成为相互水平绕设，进一步使得第二绕线部和第五绕线部形成为相互交替配置水平绕设的形式，更能进一步的减少等效并联电容值的产生，能够达到降低等效并联电容值(CP)而提升高频滤波能力响应的功效。

【附图说明】

此处所说明的附图是用来提供对本实用新型的进一步理解，构成本申请的一部分，但并不构成对本实用新型的不当限定，在附图中：

图1是本实用新型的结构示意图；

图2是本实用新型的第二绕线部和第五绕线部的示意图；

图3是本实用新型的第一隔离区、第二隔离区和第三隔离区的示意图。

图中：3.芯柱体；31.第一绕线区域；32.第二绕线区域；33.第三绕线区域；34.第一法兰；35.第二法兰；4.第一线圈；41.第一绕线部；42.第二绕线部；43. 第三绕线部；5.第二线圈；51.第四绕线部；52.第五绕线部；53.第六绕线部；6.第一隔离区；7.第二隔离区；8.第三隔离区；91.第一端电极；92.第二端电极；93.第三端电极；94.第四端电极。

【具体实施方式】

下面将结合附图以及具体实施例来详细说明本实用新型，其中的示意性实施例以及说明仅用来解释本实用新型，但并不作为对本实用新型的限定。

如图1所示，一种可降低CP值的电感结构，包括芯柱体3、第一线圈4和第二线圈5，该芯柱体3可为方柱或圆柱形状，但不以此为限制。该芯柱体3上依序设有第一绕线区域31、第二绕线区域32和第三绕线区域33，该芯柱体3的两端分别延伸设有第一法兰34和第二法兰35。在本实施例中，该第一法兰34上设有第一端电极91和第三端电极93，且该第二法兰35上设有第二端电极92和第四端电极94。第一线圈4和与之对应的第一绕线区域31、第二绕线区域32和第三绕线区域33分别依序绕设固定m1匝的第一绕线部41、m2匝的第二绕线部42和m3匝的第三绕线部43。同时，第二线圈5和与之对应的第一绕线区域31、第二绕线区域32和第三绕线区域33的相邻第一线圈4分别依序绕设固定n1匝的第四绕线部51、n2匝的第五绕线部52和n3匝的第六绕线部53。

其中，该第一绕线区域31的第一绕线部41和第四绕线部51形成为相互层叠绕设，以缩小芯柱体3的(使用)体积，该第二绕线区域32的第二绕线部42和第五绕线部52形成为相互水平绕设(如图2所示)。较佳的是，该第二绕线区域32的第二绕线部42和第五绕线部52形成为相互交替配置水平绕设，其第一线圈4的第二绕线部42和第二线圈5的第五绕线部52的交替配置的方式如图1所示，但不以此为限制。除了第二绕线部42和第五绕线部52本身以水平排列绕设以降低两者之间的绕线接触面积，更能让横跨第一绕线部41和第四绕线部51与第二绕线部42和第五绕线部52之间产生的等效并联电容因相对于第一线圈4和第二线圈5之两者而均匀的产生，所以能够抑制第一线圈4和第二线圈5的阻抗不平衡，因此能有效降低整体的等效并联电容值CP，故能有效提升高频滤波响应，且低频滤波响应也是相同的，使得本实用新型成为高品质的共模滤波器或电感器。又第三绕线区域33的第三绕线部43和第六绕线部53形成为相互层叠绕设，也为缩小芯柱体3的(使用)体积。

如图3所示，所述第一绕线区域31的第一绕线部41和第四绕线部51与该第二绕线区域32的第二绕线部42和第五绕线部52之间设有第一隔离区6，所述第二绕线区域32的第二绕线部42和第五绕线部52与第三绕线区域33的第三绕线部43和第六绕线部53之间设有第二隔离区7和第三隔离区8，第一隔离区6和第二隔离区7与该第三隔离区8分别形成于该芯柱体3上的相对侧。所述第一隔离区6、第二隔离区7及第三隔离区8的设置能明显有效的大幅减少第一线圈4和第二线圈5两者之间绕设于芯柱体3上后的接触面积，避免产生额外的等效并联电容，能有效降低整体的等效并联电容值CP。

在本实施例中，所述的m1匝等于n1匝，所述的n2匝等于m2+1匝和所述的n3匝等于m3-1匝，且，当m1匝等于19匝、m2匝等于1匝、m3匝等于11匝、n1匝等于19匝、n2匝等于2匝和n3匝等于10匝(如图1中第一线圈4和第二线圈5)，而获得最佳状态的降低整体的等效并联电容值，但不以此为限制。

综上所述，因此本实用新型设置第一隔离区6、第二隔离区7和第三隔离区8，大幅减少第一线圈4和第二线圈5的绕设于芯柱体3上后的整体的接触面积，以及第二绕线区域32的第二绕线部42和第五绕线部52形成为相互水平绕设，或进一步使得第二绕线部42和第五绕线部52形成为相互交替配置水平绕设的形式，更能进一步的有效减少等效并联电容值的产生。

以上所述仅是本实用新型的较佳实施方式，故凡依本实用新型专利申请范围所述的构造、特征及原理所做的等效变化或修饰，均包括于本实用新型专利申请范围内。