本实用新型装置涉及半导体分立器件技术领域，具体涉及一种肖特基二极管。
背景技术：
肖特基二极管是以金属(或金属硅化物)和半导体接触形成的二极管，简称肖特基二极管(Schottky Barrier Diode)，具有正向压降低、反向恢复时间很短的特点。由于肖特基二极管中少数载流子的存贮效应甚微，所以其频率响应仅为RC时间常数限制，因而，它是高频和快速开关的理想器件。其工作频率可达100GHz。
对于二极管来说，正向功耗PF＝IF×VF对总体功耗的贡献最大。由于二极管电流(IF)是由应用预先决定的，因此要想降低功耗只能想办法降低正向压降(VF)。且现有肖特基二极管的沟槽结构，由于结构复杂，制造成本高，且仍存在顺向阻抗未有效降低、热损温升未改善及逆向漏电流无法有效降低、逆向电压值偏低受限制的问题与缺点。
技术实现要素：
本实用新型的目的在于肖特基二极管，本实用新型具有降低正向压降以及正向阻抗的优点。
解决上述技术问题的技术方案如下：
肖特基二极管，包括：
半导体衬底；
N型外延层，位于半导体衬底之上，N型外延层上蚀刻形成数个沟槽；
高浓度掺杂层，为高浓度半导体掺杂区块，结合在沟槽的表面，使该高浓度掺杂层表面邻接N型外延层；
介电层，结合于高浓度掺杂层表面；
导体层，位于所述N型外延层上并与高浓度掺杂层以及介电层的端部结合；
在N型外延层设有位于相邻两个沟槽之间的沟道，沟道内设有与高浓度掺杂层以及介电层相接的势垒合金层，该势垒合金层的表面与导体层结合，所述势垒合金层的材质为钛的硅化物。
进一步地，所述势垒合金层为二硅化钛。
进一步地，所述势垒合金层的厚度为1500至3000埃。
进一步地，所述高浓度掺杂层为高浓度P+半导体掺杂区块。
进一步地，所述介电层为氧化硅。
本实用新型的优点在于，以钛的硅化物作为势垒合金层，使形成的势垒合金层具有良好的工艺稳定性，相比于现有技术中常用的势垒金属层，能够形成更低的势垒高度、正向压降更低的低势垒肖特基二极管，且在顺向偏压时阻抗低，可有效降低热损。
附图说明
图1为本实用新型的肖特基二极管的示意图。
具体实施方式
如图1所示，本实用新型的肖特基二极管，包括：半导体衬底10、N型外延层20、高浓度掺杂层40、介电层50、导体层60、势垒合金层70，以下对各个部分以及它们之间的关系进行详细地说明：
所述半导体衬底10可以由单晶硅、多晶硅或者锗硅化合物等半导体材质构成，所述半导体衬底10为低电阻率的半导体衬底。半导体衬底10过厚会引入较大的串联电阻，并影响散热性，因此首先将所述半导体衬底的背面减薄，减薄厚度根据封装工艺的需求确定；然后在所述半导体衬底10的背面形成金属电极(图中未示出)，可以采用溅镀方式形成。
N型外延层20位于半导体衬底10之上，N型外延层20具有高电阻率，N型外延层20上蚀刻形成数个沟槽30，沟槽30的形槽不限，例如，可以是矩形，可以是梯形，可以是V形等。
高浓度掺杂层40为高浓度半导体掺杂区块，结合在沟槽30的表面，使该高浓度掺杂层表面邻接N型外延层20。所述高浓度掺杂层40为高浓度P+半导体掺杂区块。介电层50结合于高浓度掺杂层40表面，介电层50为氧化硅。
导体层60位于所述N型外延层上并与高浓度掺杂层以及介电层的端部结合；该导体层为肖特基屏障金属，可以是钛镍银或钛镍铝等，导体层为势垒合金层提供保护的同时，满足封装需求，通过溅镀方式结合于N型外延层20沟槽的高浓度掺杂层40、介电层50及势垒合金层60的上端。
在N型外延层20设有位于相邻两个沟槽之间的沟道，沟道内设有与高浓度掺杂层40以及介电层50相接的势垒合金层70，该势垒合金层70的表面与导体层结合，所述势垒合金层的材质为钛的硅化物。所述势垒合金层70为二硅化钛，势垒合金层70的厚度为1500至3000埃。以钛的硅化物作为势垒合金层70，钛的硅化物优先采用二硅化钛，使形成的势垒合金层70具有良好的工艺稳定性，相比于现有技术中常用的势垒金属层，能够形成更低的势垒高度、正向压降更低的低势垒肖特基二极管。