用于减小寄生电阻并提高数据路径速度的标准单元架构的制作方法

本申请要求享有2016年6月24日提交的主题为“astandardcellarchitectureforreducedparasiticresistanceandimproveddatapathspeed”的美国专利申请no.15/192,872的优先权，该申请在此通过全文引用的方式将其内容并入本文。

本公开总体涉及一种标准单元架构，并且更具体地涉及一种用于减小寄生电阻并提高数据路径速度的金属氧化物半导体(mos)集成电路(ic)器件的标准单元架构。

背景技术：

集成电路的标准单元实施数字逻辑。专用集成电路(asic)诸如芯片上系统(soc)器件可以包含数千至数百万标准单元器件。典型的mosic器件包括顺序形成的层的堆叠。每个层可以堆叠或重叠在前一个层上并图形化，以形成限定晶体管(例如场效应晶体管(fet)和/或鳍形fet(finfet))并将晶体管连接至电路中的形状。

当mosic器件以更小尺寸制造时，制造者发现更难以在单个芯片上集成更大数目的标准单元器件。例如，当减小了mosic器件的尺寸时，可以由mosic器件的各个层的宽度和厚度的减小而引起寄生电阻的增大。寄生电阻的增大可以为标准单元输出的延迟负责。

此外，使用常规的标准单元架构，当携带了不同信号的在两个不同金属层(例如较高的金属层和较低的金属层)上的两个互连在mosic器件中占据相同迹线并连接至具有在相同迹线上的输入和输出的两个不同标准单元时，在较低金属层上的互连可以需要布线在迹线周围。在迹线周围布线互连可以是必须的，因为在较低金属层上的互连可以进入较高金属层的互连的输入/输出堆叠中。布线绕道可以在较低金属层上的互连上引起信号延迟，并且在较低金属层上的互连的累积信号延迟可以引起用于mosic器件的数据路径速度降低。

当前需要一种减小更小mosic器件的计生电阻并使得在迹线上携带了两个不同信号的互连连接至在迹线上输入/输出管教而并未布线在迹线周围的标准单元架构。

技术实现要素：

在本公开的一个方面中，一种mos器件可以包括具有第一输入端和第一输出端的第一逻辑部件。在一个方面中，第一输入端位于沿第一方向延伸的第一迹线、以及沿与第一方向正交的第二方向延伸的第二迹线上。在另一方面中，第一输出端位于第一迹线、以及沿第二方向延伸的第三迹线上。mos器件进一步包括具有第二输入端和第二输出端的第二逻辑部件。在一个方面中，第二输入端位于第一迹线、以及沿第二方向延伸的第四迹线上。在另一方面中，第二输出端位于第一迹线、以及沿第二方向延伸的第五迹线上。在另一方面中，第四迹线和第五迹线在第二迹线和第三迹线之间。例如，mos器件包括在mx层上的第一互连，其在第一迹线上延伸并耦合至第二迹线上的第一输入端。在另一示例中，mos器件包括在mx层上的第二互连，其在第一迹线上延伸并耦合至在第三迹线上的第一输出端。在又一示例中，mos器件包括在my层上的第三互连，其在第一迹线上延伸并耦合至在第四迹线上的第二输入端。在一个方面中，y大于x。更进一步，mos器件包括在my层上的第四互连，其在第一迹线上延伸并耦合至第五迹线上第二输出端。

在本公开的另一方面中，一种操作mosic的方法包括通过具有第一输入端和第一输出端的第一逻辑部件传播第一信号。在一个方面中，第一输入位于沿第一方向延伸的第一迹线、以及沿与第一方向正交的第二方向延伸的第二迹线上。在另一方面中，第一输出端位于第一迹线、以及沿第二方向延伸的第三迹线上。方法进一步包括通过具有第二输入端和第二输出端的第二逻辑部件传播第二信号。在一个方面中，第二输入端位于第一迹线、以及沿第二方向延伸的第四迹线上。在另一方面中，第二输出端位于第一迹线、以及沿第二方向延伸的第五迹线上。在另一方面中，第四迹线和第五迹线在第二迹线和第三迹线之间。例如，mos器件包括在mx层上的第一互连，其在第一迹线上延伸并耦合至第二迹线上第一输入端。在另一示例中，mos器件包括在mx层上的第二互连，其在第一迹线上延伸并耦合至第三迹线上第一输出端。在又一示例中，mos器件包括在my层上的第三互连，其在第一迹线上延伸并耦合至第四迹线上第二输入端。在一个方面中，y大于x。更进一步，mos器件包括在my层上的第四互连，其在第一迹线上延伸并耦合至第五迹线上的第二输出端。

附图说明

图1是说明了根据本公开的一个方面的示例性mosic器件的平视图的图。

图2是说明了根据本公开的一个方面的示例性mosic器件的平视图的图。

图3是说明了根据本公开的一个方面的示例性mosic器件的平视图的图。

图4是说明了根据本公开的一个方面的示例性mosic器件的平视图的图。

图5是说明了根据本公开的一个方面的示例性mosic器件的平视图的图。

图6是示例性方法的流程图。

具体实施方式

以下结合附图阐述的详细说明书意在作为各种配置的说明且并非意在仅展示其中可以实践在此所述概念的配置。详细说明书为了提供对各种概念的全面理解的目的而包括具体细节。然而，对于本领域技术人员明显的是，可以不采用这些具体细节实践这些概念。在一些情形中，以方框图形式示出广泛已知的结构和部件以便于避免模糊这些概念。将在以下详细说明书中描述设备和方法并且可以在附图中由各个方框、模块、部件、电路、步骤、工艺、算法、元件等图示说明。

当以更小尺寸制造mosic器件时，制造者发现更难以在单个芯片上集成更大数目的标准单元器件。例如，当减小了mosic器件的尺寸时，可能由mosic器件的各个层的宽度和厚度的减小而引起寄生电阻的增大。寄生电阻的增大可以为标准单元输出的延迟负责。

可以设计mosic器件标准单元直至金属x(mx)层互连，其中x≤3。减小更小mosic器件的寄生电阻的一种方式可以是设计标准单元直至较高金属层，诸如金属5(m5)层互连或金属6(m6)层互连。通过设计具有较高金属层互连的标准单元，也可以包括将较高金属层互连连接至较低金属层互连的额外过孔。额外金属层互连和过孔可以提供额外的并联电流路径，与仅设计直至mx层互连的标准单元相比，其能够减小标准单元的总寄生电阻。

此外，使用常规的标准单元架构，当在携带不同信号的两个不同金属层(例如较高金属9(m9)层和较低金属7(m7)层)上的两个互连占据mosic器件中相同迹线，并连接至在相同迹线上具有输入端和输出端的两个不同标准单元时，较低金属层上的互连可以需要布线围绕迹线。将互连围绕迹线布线可能是必须的，因为在较低金属层上的互连可以进入较高金属层的互连的输入/输出堆叠中。布线绕道(routingdetour)可以引起在较低金属层上互连上的信号延迟，并且较低金属层上互连的累积信号延迟可以引起在用于mosic器件的数据路径速度的降低，如以下参照图1所述。

图1是说明了示例性mosic器件100的平视图的图，其包括被设计具有金属层直至m6层以如上所述减小寄生电阻的第一标准单元120a和第二标准单元120b。第一标准单元120a包括第一缓冲器102a，以及第二标准单元120b包括第二缓冲器102b(例如2位缓冲器)。

如图1中进一步所示，第一缓冲器102a包括第一输入端104a(例如第一输入管脚)和第一输出端106a(例如第一输出管脚)。例如，第一输入端104a可以位于沿第一方向延伸的第一迹线(例如垂直迹线)以及沿第二方向延伸的第二迹线(例如水平迹线)上。在一个方面中，第一输入端104a可以对应于第一m6层互连。进一步，第一输出端106a可以位于沿第一方向延伸的第一迹线、以及沿第二方向延伸的第三迹线(例如水平迹线)上。在另一方面中，第一输出端106a可以对应于第二m6层互连。如在图1的右上角中所示，第一方向正交于第二方向。

此外，第二缓冲器102b包括第二输入端104b(例如第二输入管脚)和第二输出端106b(例如第二输出管脚)。例如，第二输入端104b可以位于沿第一方向延伸的第一迹线以及沿第二方向延伸的第四迹线(例如水平迹线)上。在一个方面中，第二输入端104b可以对应于第一m8层互连。进一步，第二输出端106b可以位于沿第一方向延伸的第一迹线以及沿第二方向延伸的第五迹线(例如水平迹线)上。在另一方面中，第二输出端106b可以对应于第二m8层互连。

也如图1中所示，m7层和m9层两者均沿着第一迹线延伸。例如，m9层沿第三方向形成在m7层之上，如图1的右上角中所示。进一步，在m7层和m9层中每个层上携带的信号以内与图1的左手侧行所示相同的方向传播。尽管m9层在整个m7层之上延伸，但是

图1中并未示出m9层的一部分以便遮蔽第一输入端104a的m7层的视图。

在示例性mosic器件100中，m7层上的第一互连108a可以通过过孔耦合至在第二迹线上的第一输入端104a(例如在m6层上)。此外，第二互连108b可以通过过孔连接至在第四迹线上的第一输出端106a(例如在m6层上)，具有从第一迹线的布线绕道。更进一步，m9层上第三互连110a可以通过过孔耦合至在第五迹线上的第二输入端104b(例如在m8层上)。此外，m9层上的第四互连110b可以通过过孔耦合至在第三迹线上的第二输出端106b(例如在m8层上)。

然而，因为与第二输入端104b对应的堆叠延伸直至m9层，因此第二互连108b无法不采用从第一迹线的布线绕道而连接至第二标准单元120b。如以上所述，布线绕道可以引起信号延迟，并且布线绕道的累积信号延迟可以引起图1中所示mosic器件100中数据路径速度的降低。

图2说明了示例性mosic器件200，包括标准单元220，其被设计具有金属层直至m6/m8层以减小寄生电阻。mosic器件包括第一缓冲器202a和第二缓冲器202b(例如2位缓冲器)。在一个方面中，图2中所示的示例性mosic器件200可以不要求布线绕道以将m7层互连连接至缓冲器输出端。

如图2中进一步所示，第一缓冲器202a包括第一输入端204a(例如第一输入端管脚)和第一输出端206a(例如第一输出端管脚)。例如，第一输入端204a可以位于沿第一方向延伸的第一迹线(例如垂直迹线)和沿第二方向延伸的第二迹线(例如水平迹线)上。在一个方面中，第一输入端204a可以对应于第一m6层互连。进一步，第一输出端206a可以位于沿第一方向延伸的第一迹线以及沿第二方向延伸的第三迹线(例如水平迹线)上。在另一方面中，第一输出端206a可以对应于第二m6层互连。如图2的右上角中所示，第一方向正交于第二方向。

此外，第二缓冲器202b包括第二输入端204b(例如第二输入管脚)和第二输出端206b(例如第二输出管脚)。例如，第二输入端204b可以位于沿第一方向延伸的第一迹线以及沿第二方向延伸的第四迹线(例如水平迹线)上。在一个方面中，第二输入端204b可以对应于第一m8层互连。进一步，第二输出端206b可以位于沿第一方向延伸的第一迹线以及沿第二方向延伸的第五迹线(例如水平迹线)上。在另一方面中，第二输出端206b可以对应于第二m8层互连。

也如图2中所示，m7层互连和m9层互连两者沿第一迹线延伸。例如，m9层互连如图2的右上角中所示沿第三方向形成在m7层互连上方。进一步，在m7层互连和m9层互连中的每一个互连上携带的信号沿与图2左手侧所示相同的方向传播。尽管m9层互连延伸在整个m7层互连之上，但是m9层互连的一部分在图2中未示出以便不遮蔽第一输出端206a和第一输入端204a的m7层互连的视图。

在示例性mosic器件200中，m7层上的第一互连208a可以耦合至在第二迹线上的第一输入端204a(例如第一m6层互连)。例如，第一互连208a可以通过过孔耦合至第一输入端204a，该过孔将第一互连208a连接至mosic器件200的第一输入端204a。

此外，m7层上的第二互连208b可以耦合至第三迹线上的第一输出端206a(例如第二m6层互连)。例如，第二互连208b可以通过过孔耦合至第一输出端206a，该过孔将m7层连接至mosic器件200的第一输出端206a。

更进一步，m9层上的第三互连210a可以耦合至第四迹线上的第二输入端204b(例如第一m8层互连)。例如，第三互连210a可以通过过孔耦合至第二输入端204b，该过孔将第三互连210a连接至mosic器件20的第二输入端204b。

此外，m9层上的第四互连210b可以耦合至第五迹线上第二输出端206b(例如第二m8层互连)。例如，第四互连210b可以通过过孔而耦合至第二输出端206b，该过孔将第四互连210b连接至mosic器件200的第二输出端206b。

第一互连208a、第二互连208b、第三互连210a、和第四互连210b可以用作在标准单元220和另一标准单元(图2中未示出)之间的单元间布线。在图2中所示的示例性实施例中，标准单元220是具有包括第二至第五迹线的四行的四倍高单元。应该理解，在此所公开的方面也可以适用于单倍高单元、双倍高单元、三倍高单元、或任何其他单元高度而并未脱离本公开的范围。

通过如图2中所示定位第一输入端204a、第二输入端204b、第一输出端206a、和第二输出端206b，将堆叠中m9层互连连接至mosic器件200的晶体管可以不阻止m7层互连在第一迹线上延伸。因此，可以避免m7层互连的布线绕道并且可以在图2中所示的mosic器件200中提高数据路径速度。

图3示出了包括均被设计具有金属层直至m6/m8层以减小寄生电阻的标准单元320的示例性mosic器件300。mosic器件300也包括第一缓冲器302a和第二缓冲器302b(例如2位缓冲器)。此外，图3中所示的示例性mosic器件300可以不要求布线绕道以将m7连接至缓冲器输出端。

如图3中进一步所示，第一缓冲器302a包括第一输入端304a(例如第一输入管脚)和第一输出端306a(例如第一输出管脚)。例如，第一输入端304a可以位于沿第一方向延伸的第一迹线(例如垂直迹线)以及沿第二方向延伸的第二迹线(例如水平迹线)上。在一个方面中，第一输入端304a可以对应于第一m6层互连。进一步，第一输出端306a可以位于沿第一方向延伸的第一迹线以及沿第二方向延伸的第三迹线(例如水平迹线)上。在另一方面中，第一输出端306a可以对应于第二m6层互连。如图3的右上角中所示，第一方向正交于第二方向。

此外，第二缓冲层302b包括第二输入端304b(例如第二输入管脚)和第二输出端306b(例如第二输出管脚)。例如，第二输入端304b可以位于沿第一方向延伸的第一迹线以及沿第二方向延伸的第四迹线(例如水平迹线)上。在一个方面中，第二输入端304b可以对应于第一m8层互连。进一步，第二输出端306b可以位于沿第一方向延伸的第一迹线以及沿第二方向延伸的第五迹线(例如水平迹线)上。在另一方面中，第二输出端306b可以对应于第二m8层互连。

也如图3中所示，m7层互连和m9层互连两者沿第一迹线延伸。例如，m9层互连如图3右上角中所示沿第三方向形成在m7层互连上方。进一步，在m7层互连和m9层互连每一个上携带的信号沿与图3的左手侧上所示相反方向传播。尽管m9层互连延伸在整个m7层互连之上，但是m9层互连的一部分在图3中未示出，以便不遮蔽第一输入端304a和第一输出端306a的m7层互连的视图。

在示例性mosic器件300中，m7层上的第一互连308a可以耦合至在第二迹线上的第一输入端304a(例如第一m6层互连)。例如，第一互连308a可以通过过孔耦合至第一输入端304a，该过孔将第一互连308a连接至mosic器件300的第一输入端304a。

此外，m7层上第二互连308b可以耦合至第三迹线上第一输出端306a(例如第二m6层互连)。例如，第二互连308b可以通过过孔耦合至第一输出端306a，该过孔将第二互连308b连接至mosic器件300的第一输出端306a。

更进一步，m9层上第三互连310a可以耦合至第四迹线上的第二输入端304b(例如第一m8层互连)。例如，第三互连310a可以通过过孔耦合至第二输入端304b，该过孔将第三互连310a连接至mosic器件300的第二输入端304b。

此外，m9层上的第四互连310b可以耦合至第五迹线上的第二输出端306b(例如第二m8层互连)。例如，第四互连310b可以通过过孔耦合至第二输出端306b，该过孔将第四互连310b连接至mosic器件300的第二输出端306b。

第一互连308a、第二互连308b、第三互连310a和第四互连310b可以用作在标准单元320与另一标准单元(图3中未示出)之间的单元间布线。在图3中所示的示例性实施例中，标准单元320是具有包括第二至第五迹线的四行的四倍高度单元。应该理解，在此所公开的方面也可以适用于单倍高度单元、双倍高度单元、三倍高度单元、或者任何其他单元高度而并未脱离本公开的范围

通过如图3中所示定向第一输入端304a、第二输入端304b、第一输出端306a和第二输出端306b，堆叠中的m9层互连连接至mosic器件300的晶体管可以不阻止m7层互连在第一迹线上延伸。因此，可以避免m7层互连的布线绕道，并可以在图3中所示的mosic器件300中提高数据路径速度。

图4示出了具有金属层直至m5/m7层以减小寄生电阻的示例性mosic器件400。mosic器件400包括例如第一缓冲器402a和第二缓冲器402b(例如2位缓冲器)。此外，图4中所示的示例性mosic器件400可以不要求m6层互连从mosic器件400的第一迹线布线绕道。

如图4中进一步所示，第一缓冲器402a包括第一输入端404a(例如第一输入管脚)和第一输出端406a(例如第一输出管脚)。例如，第一输入端404a可以位于沿第一方向延伸的第一迹线(例如垂直迹线)和沿第二方向延伸的第二迹线(例如水平迹线)上。在一个方面中，第一输入端404a可以对应于第一m5层互连。进一步，第一输出端406a可以位于沿第一方向延伸的第一迹线以及沿第二方向延伸的第三迹线(例如水平迹线)上。在另一方面中，第一输出端406a可以对应于第二m5层互连。如图4的右上角中所示，第一方向正交于第二方向。

此外，第二缓冲器402b包括第二输入端404b(例如第二输入管脚)和第二输出端406b(例如第二输出管脚)。例如，第二输入端404b可以位于沿第一方向延伸的第一迹线以及沿第二方向延伸的第四迹线(例如水平迹线)上。在一个方面中，第二输入端404b可以对应于第一m7层互连。进一步，第二输出端406b可以位于沿第一方向延伸的第一迹线以及沿第二方向延伸的第五迹线(例如水平迹线)上。在另一方面中，第二输出端406b可以对应于第二m7层互连。

也如图4中所示，m6层互连和m8层互连两者沿着第一迹线延伸。例如，m8层互连如图4的右上角中所示沿第三方向形成在m6层互连上方。进一步，在m6层互连和m8层互连中的每个互连上携带的信号沿与图4的左手侧上所示相反方向传播。尽管m8层互连在整个m6层互连之上延伸，所述m8层互连的一部分在图4中未示出，以便不遮蔽第一输出端406a和第一输入端404a的m6层互连的视图。

在示例性mosic器件400中，m6层上的第一互连408a可以耦合至第二迹线上的第一输入端404a(例如第一m5层互连)。例如，第一互连408a可以通过过孔耦合至第一输入端404a，该过孔将第一互连408a连接至mosic器件400的第一输入端404a。

此外，m6层上的第二互连408b可以耦合至第三迹线上的第一输出端406a(例如第二m5层互连)。例如，第二互连408b可以通过过孔耦合至第一输出端406a，该过孔将第二互连408b连接至mosic器件400的第一输出端406a。

更进一步，m8层上的第三互连410a可以耦合至第四迹线上的第二输入端404b(例如第一m7层互连)。例如，第三互连410a可以通过过孔耦合至第二输入端404b，该过孔将第三互连410a连接至mosic器件400的第二输入端404b。

此外，m8层上的第四互连410b可以耦合至第五迹线上的第二输出端406b(例如第二m7层互连)。例如，第四互连410b可以通过过孔耦合至第二输出端406b，该过孔将第四互连410b连接至mosic器件400的第二输出端406b。

通过如图4中所示定向第一输入端404a、第二输入端404b、第一输出端406a和第二输出端406b，堆叠中的m8层互连连接至mosic器件400的晶体管可以不阻止m6层互连在第一迹线上延伸。因此，可以避免m6层互连的布线绕道，并且可以改进图4中所示mosic器件400中数据路径速度。

尽管在图2-图4的示例性mosic器件200、300、400中示出了2位缓冲器系统，但是应该理解，在此所公开的方面不限于2位缓冲器系统。例如，在此所公开的示例性方面可以适用于包括多于2个缓冲器(例如3位缓冲器、4位缓冲器等)的缓冲器系统而并未脱离本公开的范围。

图5示出了根据本公开的一个方面的示例性mosic器件500。例如，mosic器件500可以包括第一标准单元502a、第二标准单元502b以及至少一个其他标准单元502c。第一标准单元502a和第二标准单元502b中的每个标准单元包括第一迹线、第二迹线、第三迹线和第四迹线。更进一步，第一标准单元502a包括vdd电源干线(powerrail)504a和vss电源干线506，以及第二标准单元502b包括vss电源干线506和vdd电源干线504b。

为了高效地使用第一标准单元502a中的迹线，2位缓冲器508a、508b、508c和508d中的每个缓冲器可以交错以在mosic器件500中包括最大量的2位缓冲器，而同时在标准单元的间距需求内操作。

再次参照图2-图5，mos器件(200,300,400,500)包括具有第一输入端(204a，304a，404a)和第一输出端(206a，306b，406c)的第一逻辑部件(202a，302a，402a)。在一个方面中，第一输入端(204a，304a，404a)位于沿第一方向延伸的第一迹线以及沿与第一方向正交的第二方向延伸的第二迹线上。在另一方面中，第一输出端(206a，306，406a)位于第一迹线以及沿第二方向延伸的第三迹线上。

在本公开的另一方面中，mos器件(200,300,400,500)包括具有第二输入端(204b，304b，404b)和第二输出端(206b，306b，406b)的第二逻辑部件(202b，302b，402b)。在一个方面中，第二输入端(204b，304b，404b)位于第一迹线以及沿第二方向延伸的第四迹线上。在另一方面中，第二输出端(206b，306b，406b)位于第一迹线以及沿第二方向延伸的第五迹线上。在又一方面中，第四迹线和第五迹线在第二迹线和第三迹线之间(参见图2-图4)。

在本公开的另一方面中，mos器件(200,300,400,500)包括金属x(mx)层(例如图2和图3中m7层，以及图4中m6层互连)上的第一互连(208a，308a，408a)，在延伸于第一迹线上并耦合至第二迹线上第一输入端(204a，304a，404a)。

在本公开的又一方面中，mos器件(200，300，400，500)包括在mx层(例如图2和图3中m7层，以及图4中m6层互连)上的第二互连(208b，308b，408b)，其在第一迹线上延伸并耦合至第三迹线上的第一输出端(206a，306a，406a)。

在本公开的又一方面中，mos器件(200,300,400,500)包括在金属y(my)层(例如图2和图3中m9层，以及图4中m8层)上的第三互连(210a，310a，410a)，其在第一迹线上延伸并耦合至第四迹线上的第二输入端(204b，304b，404b)。例如，y(例如在图2和图3中y＝9，其在图4中y＝8)大于x(例如在图2和图3中x＝7，以及在图4中x＝6)。

更进一步，mos器件(200,300,400,500)包括在my层(例如图2和图3中m9层，以及图4中m8层)上的第四互连(210b，310b，410b)，其在第一迹线上延伸并耦合至第四迹线上的第二输出端(206b，306b，406b)。

在额外的方面中，第一逻辑部件(202a，302a，402a)和第二逻辑部件(202b，302b，402b)是mos器件(200,300,500)中标准单元(220,320,502a)的一部分。

更进一步，第一互连(208a，308a，408a)、第二互连(208b，308b，408b)、第三互连(210a，310a，410a)和第四互连(210b，310b，410b)是在标准单元(502a)与至少另一个标准单元(502c)之间的单元间布线。

额外地，标准单元(502a)是具有四行(参见图2-图4)的四倍高单元，该四行包括第一行(参见图2-图4)、与第一行相邻的第二行(参见图2-图4)、与第二行相邻的第三行(参见图2-图4)、以及与第三行相邻的第四行(参见图2-图4)。例如，第二迹线(参见图2-图4)在第一行中(参见图2-图4)。在一个方面中，第三迹线(参见图2-图4)在第四行(参见图2-图4)中。在另一方面中，第四迹线(参见图2-图4)在第二行(参见图2)或第三行(参见图3和图4)的一个中。在一个额外方面中，第五迹线(参见图2-图4)在第二行(参见图3和图4)或第三行(参见图2)中的另一行中。

在另一方面中，第一输入端(204a，304a，404a)对应于第一输入管脚(204a，304a，404a)。在另一方面中，第一输出端(206a，306a，406a)对应于第一输出管脚(206a，306a，406a)。在额外的方面中，第二输入端(204b，3094b，404b)对应于第二输入管脚(204b，304b，404b)。更进一步，第二输出端(206b，306b，406b)对应于第二输出管脚(206b，306b，406b)。在一个示例中，第一输入管脚(204a，304a，404a)对应于金属x-z1(mx-z1)层互连(例如图2和图3中m7层互连，以及图4中m5层互连)。例如，z1≥1。在另一方面中，第一输出管脚(206a，306a，406a)对应于金属x-z2(mx-z2)层互连(例如图2和图3中m8层互连，以及图4中m5层互连)。例如，z2≥1。在另一方面中，第二输入管脚(204b，304b，404b)对应于金属y-z3(my-z3)层互连(例如图2和图3中m8层互连，以及图4中m7层互连)。例如，z3≥1。更进一步，第二输出管脚(206b，306b，406b)对应于金属y-z4(my-z4)层互连(例如图2和图3中m8层互连，以及图4中m7层互连)。例如，z4≥1。在另一示例中，z1,z2,z3,和z4均等于1。当z1、z2、z3和z4均等于1时，输入/输出管脚位于在前述m6、m7、m8、m9信号线互连下方的一个金属层。就此而言，z是在输入/输出管脚所位于的m6、m7、m8、m9信号线互连下方的金属层的数目。

在一个示例中，第五迹线在第四迹线和第三迹线之间(参见图2)。在另一示例中，第一互连(208a)和第三互连(210a)沿第三方向重叠。在又一示例中，第二互连(208b)和第四互连(210b)沿第三方向重叠。例如，第三方向与第一方向和第二方向正交。

在另一示例中，第四迹线在第五迹线和第三迹线之间(参见图3和图4)。在一个方面中，第一互连(308a，408a)和第四互连(310b，410b)沿第三方向重叠。在另一方面中，第二互连(308b，408b)和第三互连(310a，410a)沿第三方向重叠。例如，第三方向与第一方向和第二方向正交。

在另外又一方面中，第一逻辑部件(202a，302a，402a)是第一缓冲器(202a，302a，402a)。在另一方面中，第二逻辑部件(202b，302b，402b)是第二缓冲器(202b，302b，402b)。

在另一方面中，第一迹线是垂直迹线(例如图2和图3)。在另一方面中，第二迹线、第三迹线、第四迹线和第五迹线均是水平迹线(例如图2和图3)。

在另一方面中，第一迹线是水平迹线(例如图4)。在额外的方面中，第二迹线、第三迹线、第四迹线和第五迹线均是垂直迹线(例如图4)。

在另一方面中，第一逻辑部件(202a，302a，402a)和第二逻辑部件(202b，302b，402b)是位于第一迹线(在图5中第一标准单元502a中的迹线1)上第一缓冲器(508a)的一部分。此外，mos器件(500)也包括位于平行于第一迹线(图5中第一标准单元502a中的迹线1)的第六迹线(例如图5中第一标准单元502a中的迹线2)上的第二缓冲器(508b)。例如，第二缓冲器(508b)与第一缓冲器(508a)不相邻。在另一方面中，mos器件(500)包括位于与第一迹线(图5中第一标准单元502a中的迹线1)平行的第七迹线(图5中第一标准单元502a中的迹线3)上的第三缓冲器(508c)。例如，第三缓冲器(508c)与第二缓冲器(508b)不相邻。在另一方面中，mos器件(500)包括位于与第一迹线(图5中第一标准单元502中迹线4)平行的第八迹线(图5中第一标准单元502中迹线4)上的第四缓冲器(508d)。例如，第四缓冲器(508d)与第三缓冲器(508c)不相邻。

图6是示例性方法的流程图600。示例性方法是mosic器件的操作方法。例如，mos器件可以是图2-图4中所示mosic器件200、300、400中的一个mosic器件。

在602处，通过具有第一输入端和第一输出端的第一逻辑部件传播第一信号。在一个方面中，第一输入端位于沿第一方向延伸的第一迹线、以及沿与第一方向正交的第二方向延伸的第二迹线上。在另一方面中，第一输出端位于第一迹线、以及沿第二方向延伸的第三迹线上。

在604处，通过具有第二输入端和第二输出端的第二逻辑部件传播第二信号。在一个方面中，第二输入端位于第一迹线、以及沿第二方向延伸的第四迹线上。在另一方面中，第二输出端位于第一迹线、以及沿第二方向延伸的第五迹线上。在又一方面中，第四迹线和第五迹线在第二迹线和第三迹线之间。例如，mos器件包括在mx层上的第一互连，其在第一迹线上延伸并耦合至第二迹线上的第一输入端。在另一示例中，mos器件包括在mx层上的第二互连，其在第一迹线上延伸并耦合至第三迹线上第一输出端。在又一示例中，mos器件包括在my层上的第三互连，其在第一迹线上延伸并耦合至第四迹线上第二输入端。在一个方面中，y大于x。更进一步，mos器件包括在my层上的第四互连，其在第一迹线上延伸并耦合至第五迹线上第二输出端。

mos器件进一步包括用于通过具有第一输入端和第一输出端的第一逻辑部件传播信号的第一器件。在一个方面中，第一输入端位于沿第一方向延伸的第一迹线、以及沿与第一方向正交的第二方向延伸的第二迹线上。在另一方面中，第一输出端位于第一迹线、以及沿第二方向延伸的第三迹线上。

mos器件进一步包括用于通过具有第二输入端和第二输出端的第二逻辑部件传播信号的第二器件。在一个方面中，第二输入端位于第一迹线、以及沿第二方向延伸的第四迹线上。在另一方面中，第二输出端位于第一迹线、以及沿第二方向延伸的第五迹线上。在又一方面中，第四迹线和第五迹线在第二迹线和第三迹线之间。例如，mos器件包括在mx层上的第一互连，其在第一迹线上延伸并耦合至第二迹线上第一输入端。在另一示例中，mos器件包括在mx层上的第二互连，其在第一迹线上延伸并耦合至第三迹线上第一输出端。在又一示例中，mos器件包括在my层上的第三互连，其第一迹线上延伸并耦合至第四迹线上第二输入端。在一个方面中，y大于x。更进一步，mos器件包括在my层上的第四互连，其在第一迹线上延伸并耦合至第五迹线上的第二输出端。

可以设计mosic器件标准单元直至金属x(mx)层互连，其中x≤3。用于减小较小mosic器件的寄生电阻的一种方式可以是设计标准单元直至更高金属层，诸如金属5(m5)层互连或金属6(m6)层互连。通过设计具有更高金属层互连的标准单元，也可以包括将较高金属层互连连接至较低金属层互连的额外过孔。额外金属层互连和过孔可以提供额外的平行电流路径，与仅设计直至mx层互连的标准单元相比，其能够减小标准单元的总寄生电阻。

此外，使用常规的标准单元架构，当携带不同信号的两个不同金属层互连(例如较高m9层和较低m7层)上的两个互连在mosic器件中占据相同迹线并连接至在相同迹线上具有输入端和输出端的两个不同标准单元时，互连或较低金属层可以需要布线围绕迹线。将互连布线围绕迹线可能是必须的，因为在较低金属层上的互连可以进入较高金属层的互连的输入/输出堆叠中。布线绕道可以引起在较低金属层上互联上的信号延迟，并且在较低金属层上互联的累积信号延迟可以引起对于mosic器件的数据路径速度的降低，如以上参照图1所述。

本公开提供了一种通过为在2位缓冲器标准单元的边缘上的较低金属层互连信号线(208a，208b，308a，308b，408a，408b)提供具有输入/输出管脚的2位缓冲器而解决问题的方案。进一步，较高金属层互连信号线(210a，210b，310a，310b，410a，410b)的输入/输出管脚位于较低金属层互连信号线(208a，208b，308a，308b，408a，408b)的输入/输出管脚之间。采用如图2-图4中所示的第一输入端(204a，304a，404a)、第二输入端(204b，304b，404b)、第一输出端(206a，306a，406a)、第二输出端(206b，306b，406b)，较高金属层互连信号线(210a，210b，310a，310b，410a，410b)去往mosic器件(200,300,400)的连接可以不阻挡将较低金属层互连信号线(208a，208b，308a，308b，408a，408b)在第一迹线上连接至mosic器件(200,300,400)。因此，可以避免较低金属层互连信号线(208a，208b，308a，308b，408a，408b)的布线绕道并且可以在图2-图4中所示的mosic器件(200,300,400)中提高数据路径速度。

应该理解，所公开方法中步骤的具体顺序或层级是示例性方案的说明。基于设计优选，应该理解可以重新设置方法中步骤的具体顺序或层级。进一步，可以组合或省略一些步骤。所附方法权利要求以样本顺序展示了各个步骤的要素，并且并非意味着限定于所展示的具体顺序或层级。

提供之前的说明书以使得本领域任何技术人员实践在此所述的各个方面。对于这些方面的各种修改对于本领域技术人员将是显而易见的，并且在此所限定的一般性原理可以适用于其他方面。因此，权利要求并非有意限定于在此所示的方面，而是应该符合与语言权利要求一致的全部范围，其中以单数形式对要素的引用并非意在意味着“一个且仅一个”，除非特殊地如此陈述，而是相反地意味着“一个或多个”。词语“示例性”在此用于意味着“用作示例、实例或说明”。在此描述为“示例性”的任何方面不必解释为在其他方面之上优选或有利的。除非另外特殊陈述，术语“一些”涉及一个或多个。组合诸如“a、b或c的至少一个”、“a、b和c的至少一个”、以及“a、b、c或其任意组合”包括a、b和/或c的任意组合，并且可以包括多个a、多个b或多个c。具体地，组合诸如“a、b或c的至少一个”、“a、b和c的至少一个”、以及“a、b、c或其任意组合”可以是单独a、单独b、单独c、a和b、a和c、b和c、或者a和b和c，其中任意这种组合可以包含a、b或c的一个多个组元。在此通过引用明确地包括并且有意设计为由权利要求包括与遍及本公开所述的对于本领域技术人员已知或稍后将要知晓的各个方面的要素的所有结构和功能上等价形式。此外，在此所公开的绝非意在奉献给公众而不论在权利要求中是否明确地引述了该公开。权利要求要素不应解释为器件加功能，除非使用短语“用于……的器件”明确地引述该要素。