使用可光成像电介质、堆积膜和电解电镀的零错位双通孔结构的制作方法

实施例涉及半导体器件。更特别地，实施例涉及封装具有包括零错位双通孔结构的半导体器件。

背景技术：

对封装半导体器件和封装设计规则的主要驱动因素之一是每mm每层布线迹线的最大1d线性数密度（linearnumberdensity）。对布线迹线/mm/层的限制源自衬底制造期间的工艺限制，并且通常因工艺而异。这样，关键的工艺限制的集合直接源于将给定层中的特征与垂直互连对准的能力，该垂直互连将该层连接到其上方和下方的层。

封装层和与它们耦合的垂直互连以串行方式被制造在衬底上，其中在所述层中包括共同的基准点（fiducial）的集合。基准点被用于测量工艺步骤之间的重叠和错位。基准点制造中的误差转化为错位，读取基准中的误差也是如此。即使当基准点被精确制造和读取时，固有的工具覆盖误差也导致附加的错位。

最后，衬底的变形导致局部变量错位和无法校正的全局失真。该失真和错位随衬底材料以及随着诸如施加应力和温度梯度感应应力之类的工艺参数而变化。这些因素加起来限制了布线的线与和它们相交的垂直互连的错位。

例如，为了允许层和连接它们的垂直互连之间的错位，必须在布线层中扩大关键尺寸以允许错位误差。不幸的是，扩大关键尺寸将显著地限制用于封装设计的设计规则。由于如此多的错位驱动因素是工艺特定的，因此设计规则必定过于保守以允许工艺变化，否则需要更多的设计资源来围绕可变的设计规则进行优化。

最近，已经有已经试图克服这些限制和问题的三种主要的解决方案——只是具有它们自身的缺点。首先，已经对光刻（litho）和激光图案化覆盖能力进行改进。这些解决方案中的许多解决方案导致增加的资本装备成本或降低的生产量（throughput）。例如，局部对准的光刻曝光固有地伴随较低的生产量发生，这主要是由于对准更多基准点和在场之间移动所需的时间。第二，中介层和桥接件被制造并组装到衬底，但是由于制造和测试中介层或桥接件的成本以及由于附加的组装成本，它们并不总是成本有效的（cost-effective）。第三，在硅或玻璃载体上制造布线层，使得稳定衬底尺寸。这仅对于封装大小的子集是成本有效的。

封装解决方案之一是在焊盘（pad）上光刻限定的通孔。在这种情况下，线密度可能因必须容纳通孔的焊盘的存在以及考虑与焊盘上的通孔光刻相关联的错位而被显著降低。另一种封装解决方案通常被称为自对准通孔（sav）技术。当光刻能力将迹线之间的最小间隔限制在曝光工具的错位能力的两倍处或略高于曝光工具的错位能力的两倍的值时，通常应用sav方法。最后，还有一种错位通孔方法（或零错位通孔（zmv）），该方法大略地类似于sav，但由于不同的制造工艺，因此迹线之间的间隔仅受曝光工具分辨率能力的限制。

对于任何曝光工具，错位通孔方法在所有情况下都使迹线密度最大化，而对于具体情况和设计规则，sav可以接近于最大值。然而，这些解决方案具有它们自身的问题和缺点。例如，对于错位通孔和sav方法，主要问题是迹线仅可以在一个方向（迹线上方或下方）上被连接到自对准或零错位通孔。然而，这导致封装设计规则中的主要问题，这可能需要在不降低迹线密度的情况下到顶层和底层两者的连接（即，这被称为双通孔结构）。在这些情况下，错位通孔和sav方法无法帮助，并最终成为完全或部分取决于设计的焊盘上的通孔方法。

附图说明

在附图的图中通过示例而不是限制来图示本文中描述的实施例，在附图中相似的参考指示类似的特征。此外，已经省略了一些常规细节以便不模糊本文中描述的发明概念。

图1是根据一个实施例的具有零错位通孔的导电迹线的透视图。

图2a是根据一个实施例的具有零错位通孔的一条或多条导电迹线的透视图。

图2b是根据一个实施例的在半导体封装中具有零错位通孔的一条或多条导电迹线的一部分的投影视图。

图3a是根据一个实施例的具有互连封装层的半导体封装的平面图，该互连封装层具有一个或多个具有零错位通孔的导电迹线。

图3b是根据一个实施例的具有互连封装层的半导体封装的一部分的投影视图，该互连封装层具有一个或多个具有零错位通孔的导电迹线。

图4a是根据一个实施例的具有互连封装层的半导体封装的平面图，该互连封装层具有一个或多个具有零错位通孔的导电迹线。

图4b是根据一个实施例的具有互连封装层的半导体封装的一部分的投影视图，该互连封装层具有一个或多个具有零错位通孔的导电迹线。

图5a是根据一个实施例的具有零错位通孔的一条或多条导电迹线的透视图。图5b和图5c是根据一些实施例的具有零错位通孔的一条或多条导电迹线的对应横截面视图。

图6a是根据一个实施例的具有零错位通孔的一条或多条导电迹线的透视图。图6b和图6c是根据一些实施例的具有零错位通孔的一条或多条导电迹线的对应横截面视图。

图7a-7m是根据一些实施例的图示了使用可光成像电介质（pid）堆叠和电解电镀形成具有零错位通孔的导电迹线的方法的工艺流程。

图8a-8k是根据一些实施例的图示了使用堆积电介质膜堆叠和电解电镀形成具有零错位通孔的导电迹线的方法的工艺流程。

图9a-9h是根据一些实施例的图示了使用剂量选择性抗蚀剂和多色调（multi-tone）掩模形成具有零错位通孔的导电迹线的方法的工艺流程。

图10a-10i是根据一些实施例的图示了在衬底上使用pid膜堆叠与电解电镀来形成具有零错位通孔的导电迹线的方法的工艺流程。

图11是根据一个实施例的图示了计算机系统的示意框图，该计算机系统利用具有导电迹线的器件封装，该导电迹线具有零错位通孔。

具体实施方式

本文中描述的是包括用于各种信号布线应用的零错位双通孔堆叠（zm2vs）的系统。在下面的描述中，将使用本领域技术人员通常采用的术语来描述说明性实现的各种方面，以向本领域中的其他技术人员传达他们的工作的实质。然而，对于本领域技术人员将明显的是，本实施例可以仅用所描述的方面中的一些来实施。为了解释的目的，阐述具体数量、材料和配置以便提供对说明性实现的透彻理解。然而，对于本领域技术人员将明显的是，本实施例可以在没有具体细节的情况下实施。在其他情况下，省略或简化公知的特征以便不模糊说明性实现。

各种操作将以最有助于理解本实施例的方式依次被描述为多个离散操作，然而，描述的次序不应该被解释为暗示这些操作必然是次序相关的。特别地，不需要以呈现的次序来执行这些操作。

针对封装设计规则的主要驱动因素之一是每mm每层的输入/输出（i/o）线性数密度（io/mm/层）。在衬底制造期间，i/o密度可能受到工艺限制的限制，例如，直接源于将给定层中的特征与垂直互连对准的能力，该垂直互连将该层连接到顶层和底层。如上面描述的那样，对于任何曝光工具，zmv在所有情况下都使迹线密度最大化，而对于具体情况和设计规则，sav可以接近于最大值。然而，关于zmv和sav方法的缺点在于，迹线仅可以在一个方向（迹线上方或下方）上被连接到自对准或零错位通孔，这妨碍了在不降低迹线密度的情况下到顶部上的层和底部上的层两者的连接。

因此，本文中所描述的实施例通过设计、利用和制造形成零错位双通孔堆叠（下文中称为zm2vs，其中工艺称为zm2vs工艺）的一个或多个工艺来改进和解决以上限制。这些实施例不仅解决了由zmv和sav方法所遇到的以上限制，而且还使得能够实现针对设计规则的一个或多个给定的集合使线密度最大化的多个应用。另外，zm2vs的实施例使得到中间的导电迹线（也称为导电线）的顶部和底部零错位通孔不必沿着该线共同定位，并且因此如果需要，所述通孔可以被称为“沟槽”通孔（例如，图5a-5c的沟槽通孔511）。例如，zm2vs可以包括一个或多个“沟槽”通孔，并且如本文中所使用的，“沟槽”通孔可以是具有通孔的宽度的至少两倍的长度的导电zm2vs通孔。沟槽通孔可以形成到嵌入半导体封装内的分立器件的一个或多个端子的电连接。这些沟槽通孔可以被暴露于封装的顶表面，或者它们可以被埋在封装内，并使用接触沟槽通孔的zm2vs通孔电连接到封装的顶表面或其他表面。

此外，使用zm2vs工艺来形成零错位通孔允许在多个互连层上的增加的io/mm/层以及与功率输送或多层信令（signaling）方案相结合的增加的线密度。例如，尽管由于zmv和sav可能限于仅可以在一个方向上被连接到zmv/sav通孔的迹线，下面阐述的实施例可以包括通过设计增强的光掩模将布线层预对准到在上方和下方延伸的通孔。对于一些实施例，该增强的光掩模可以同时限定布线层的尺寸和位置两者以及在布线层上方和下方延伸的通孔。

在一些实施例中，用于制造增强光掩模的工艺（例如，通过在一个掩模上制造多个灰度层）适合于精确得多的对准，并且因此可实现的错位是少得多的。此外，由于对准仅进行一次（即，在掩模制造期间），因此这些实施例有助于用制造被多次使用的光掩模的略微增加的成本来替换对准成本（例如，由于降低的生产量），并且因此可以取代总体成本并保持成本效率。已经设计了相应的工艺的集合，以使用单个光刻曝光步骤以及若干个显影和电镀步骤来制造所得到的结构。

根据一些实施例，图1-7图示了使用可光成像电介质（pid）堆叠和电解电镀的零错位双通孔堆叠。如本文中所使用的，“零错位双通孔堆叠”（zm2vs）是指具有零错位通孔（也称为zm2vs通孔）的布线层或导电迹线，所述通孔被预先对准并在两个方向上延伸至顶层和底层——而不降低迹线密度。例如，本文中描述的zm2vs可以使用单个曝光步骤来制造，以限定零错位双通孔堆叠，其针对任何数量的封装需求简化了光刻工艺，所述需求包括但不限于i/o密度、布线密度提高、封装设计中的增加等。对于一些实施例，如以下阐述（例如，在图1-11中）的零错位通孔可以包括（或可以形成有）但不限于无电铜（cu）、溅射的含铜钛合金（ti/cu）、线下（undertheline）的（一个或多）钽/铜（ta/cu）籽晶层（seedlayer）、在通孔结构周围的一个或多个具体/限定位置中的薄钯（pd）层的迹线和/或包围整个通孔和线结构的堆积膜材料。此外，对于一些实施例，使用pid材料和堆积膜中的至少一种作为电介质来形成zm2vs。

现在参考图1，图示了根据一个实施例的具有零错位通孔111-112的导电迹线110的透视图。对于一个实施例，导电迹线110可被用作封装布线信号线（或迹线），其在一端上被连接到顶部焊盘120，并且在另一端上被连接到底部焊盘（或层）121（注意，线最终可能被一直布线到第二级互连（sli）。对于一个实施例，顶部焊盘120可以是将衬底连接到管芯的第一级互连（fli）焊盘，而底部焊盘可以是sli焊盘（注意，sli焊盘可以是封装/衬底的第二/随后的层或最底层/平面）。

根据一个实施例，对于一个或多个给定的设计规则（例如，给定的设计规则规定最小迹线宽度和间隔宽度），导电迹线110使得能够以最大数密度的连接来连接到两个焊盘120-121。另外，如图1中所示，零错位通孔111在一端（例如，示出为从零错位通孔到迹线的垂直结）处被连接到导电迹线110，并且在另一端处，导电迹线110被连接到零错位通孔112（例如，示出为从迹线到零错位通孔的垂直结）。注意，具有零错位通孔111-112的导电迹线110可以用一个或多个不同的工艺流程来形成，如下面进一步详细描述的那样（例如，图7-10）。

此外，对于一些实施例，到导电迹线110的零错位通孔111-112的形成可以允许一条或多条迹线是平行的（例如，如图2a中所示），而至少在一端上不干扰焊盘（即，如如果仅使用zmv或sav将是的情况）。因此，这些实施例使得半导体封装能够在密集布线配置中具有两条或更多条平行的导电迹线（诸如导电迹线110），而无需焊盘周围区域中的i/o拥塞中的进一步增加。因此，具有零错位通孔111-112的导电迹线110允许更短和更高效的布线，这可以导致更好的信令特性和降低的封装形状因子（form-factor）。

注意，基于所期望的封装设计，zm2vs迹线/通孔可以包括更少或附加的封装组件。

图2a是根据一个实施例的具有零错位通孔211-212的一条或多条导电迹线210a-b的透视图。注意，导电迹线210a-b类似于图1的导电迹线110，然而，一条或多条导电迹线210a-b被示出为平行的，以图示基于本文中描述的zm2vs工艺的布线和信令改进。还要注意，图2a可能省略了一个或多个组件（例如，如下面在相应的图2b中所示），以简化而不模糊说明性实现。

现在参考图2a，导电迹线210a-b可以被形成为直线，但是导电迹线210a-b可以具有一种或多种不同的形状（例如，弯曲的、之字形等）。对于一个实施例，一条或多条导电迹线210a是信号迹线，并且一条或多条导电迹线210b是接地迹线。对于一个实施例，导电迹线210a-b的集体一维（1d）数密度可以与零错位通孔211-212的集体一维（1d）数密度相同/相等（或者导电迹线210a-b具有基本上等于第一通孔211的1d数密度和第二通孔212的1d数密度的集体1d数密度）。

对于一个实施例，平行配置中的一条或多条导电迹线210a-b使得能够实现针对高速信号和高地信比（ground-to-signalratios）（例如，高达1：1）的改进的接地屏蔽。例如，导电迹线210a可以被用作信号迹线，以将fli层连接到衬底中的随后的层（如图2b中所示）。为了串扰最小化，例如，导电迹线210a（信号迹线）被导电迹线210b（接地迹线）包围，其中（一个或多个）接地参考平面可以位于迹线下方或者既位于迹线顶部上又位于迹线下方。

对于一些实施例，导电迹线210a-b中的每个在导电迹线210a-b的至少一端上形成有一个或多个零错位通孔211-212。零错位通孔211-212可以与顶部焊盘220和/或底部焊盘221耦合。对于一个实施例，零错位通孔211-212可以被形成为既向上延伸到顶层又向下延伸到底层（例如，示出为“t”结，其中顶部零错位通孔和底部零错位通孔具有从零错位通孔到迹线的“t”垂直结）。同时，导电迹线210a-b中的一条或多条可以在一端上具有一个或零错位通孔211和/或212，并且在另一端上没有形成通孔。

注意，具有零错位通孔211-212的导电迹线210a-b可以用一个或多个不同的工艺流程来形成，如下面进一步详细描述的那样（例如，图7-10）。

图2b是根据一个实施例的具有一条或多条导电迹线210a-b的半导体封装200的相应投影视图，所述导电迹线210a-b具有零错位通孔211-212。

对于一个实施例，半导体封装200具有包括一条或多条导电迹线210a-b（例如，如图2a中所示）的电介质层240。一条或多条导电迹线210a是信号线，并且一条或多条导电迹线210b是接地线。对于一些实施例，一条或多条导电迹线210a-b是平行的，以使得能够实现半导体封装200中的针对高速信号和高地信比（例如，高达1：1）的改进的接地屏蔽。例如，如半导体封装200的传输层240中所示，以至少一个或多个接地导电迹线210b包围信号导电迹线210a中的每个，其中接地参考平面230和231分别被沉积在线210a-b上方和/或线210a-b上方和下方。

例如，接地导电迹线210b具有耦合到顶部接地平面230的零错位通孔211，而另一接地导电迹线210b具有耦合到底部接地平面231的零错位通孔212。对于一个实施例，信号导电迹线210a具有耦合到顶部焊盘220（例如，信号fli焊盘）的零错位通孔211，其中焊球（或凸块）245被沉积在半导体封装200的顶部焊盘220上。另外，顶部接地平面230和（一个或多个）底部接地平面231中的一个或多个可以被耦合到顶部焊盘219（例如，接地fli焊盘），其中焊球（或凸块）245被沉积在半导体封装200的顶部焊盘219上。在一些实施例中，层240具有一条或多条导电迹线210a，所述导电迹线210a可以被用作信号迹线，以将fli层连接到半导体封装200中的具有零错位通孔211和/或212的随后的层。

对于一些实施例，接地导电迹线210b中的每个可以被耦合到接地平面230-231中的至少一个。对于一个实施例，接地导电迹线210b中的每个被耦合到两个接地平面230-231，其中，接地导电迹线210b中的至少一个使用零错位通孔211-212被耦合到两个接地平面230-231而没有错位。注意，根据一些实施例，导电迹线210a-b方向性不限于一个指定的方向，这样，导电迹线210a-b可以遵循任何方向。

还应注意，如图2b中所示，基于期望的封装设计，半导体封装200可以包括更少或附加的封装组件。

图3a是根据一个实施例的具有一个或多个互连层340-344的封装301的俯视图。另外，图3b是沿a-a'轴的具有封装301的半导体器件300的一部分的相应横截面视图，并且图3c是沿b-b'轴的具有封装301的半导体器件300的相应横截面视图。图3b和3c提供了在示出如何在封装301（也称为衬底）中形成zm2vs通孔和线的一个或多个层中可能是有用的横截面视图。

图3a图示了封装301，并且为了简单起见可以省略一个或多个组件，所述组件可以在图3b和3c中以分别沿a-a'轴和沿b-b'轴的具有封装301的半导体器件300的投影视图来图示。

现在参考图3a，封装301包括一个或多个互连层340-344。对于一个实施例，封装301可以包括但不限于衬底、母板和印刷电路板（pcb）。对于一个实施例，封装301是pcb。对于一个实施例，pcb由在两侧上层压有薄铜箔的fr-4玻璃环氧树脂基底制成（未示出）。对于某些实施例，可以使用多层pcb，其中预浸渍（pre-preg）和铜箔（未示出）被用来制造附加层。例如，多层pcb可以包括一个或多个电介质层，其中每个电介质层可以是光敏电介质层（未示出）。对于一些实施例，可以在封装301中钻孔（未示出）。对于一个实施例，封装301还可以包括导电铜迹线、金属焊盘和孔（未示出）。

对于一个实施例，一个或多个互连层340-344可以是具有i/o层、电源平面和接地平面中的至少一个的封装层。例如，基于期望的架构实现，互连层340-344可以包括电源平面（例如，互连层340）、接地（gnd）平面（例如，互连层341和343）和i/o迹线（例如，互连层342和344）。

如本文中描述的，“互连层”可以是指用于衬底（例如，集成电路）上的电路组件的电互连的导电层。互连层可以包括但不限于衬底上的封装层、电源平面、接地平面和/或信号迹线（或导电迹线）。对于一些实施例，衬底上的互连层中的一个或多个可以形成有zm2vs导电迹线/通孔（如图1-2中所示），其中互连层具有从互连层通向该互连层上方或下方的第二互连层的zm2vs通孔。

一个或多个互连层340-344可以包括但不限于i/o迹线、功率输送布线迹线或平面以及gnd布线迹线或平面。对于一个实施例，互连层340可以是电源平面，但是互连层340也可以是一个或多个电源轨道（powertrack）、（一个或多个）电源布线或导电平面（例如金属平面）。互连层340可以进一步包括一个或多个垂直zm2vs（例如，如图3c中所示的zm2vs334-334）以在封装301内输送功率。对于一个实施例，互连层340可以位于其他互连层341-344下方，并且基于期望的封装设计可以包括多个电源平面，其中电源平面可以跨越封装301的整体。

对于一些实施例，互连层341和343可以是一个或多个gnd平面，并且互连层342和344可以是一个或多个i/o信号迹线。例如，互连层341和343包围互连层342和344以屏蔽互连层342和344免受增加的串扰。对于一个实施例，互连层340-344中的每个可以包括一个或多个zm2vs迹线、通孔和/或焊盘（例如，如图3b和3c中所示的焊盘311-312上的通孔）。注意，互连层341-344的焊盘可以被配置为zm2vs或焊盘上的通孔（例如，图3b的焊盘312上的通孔）。

根据一些实施例，互连层340-344的zm2vs可以形成有两个堆叠的通孔（例如，图3b的zm2vs330-331和图3c的333-334），所述两个堆叠的通孔在两个方向（即，互连层上方和下方）上耦合。例如，互连层340-344的zm2vs可以被用于将互连层中的每个连接到另一个导电层（例如，fli层）。

注意，封装301的互连层可以用一个或多个不同的工艺流程来形成，如下面进一步详细描述的那样（例如，图7-10）。还要注意，如图3a中所示，基于期望的封装设计，封装301可以包括更少或附加的封装组件。

图3b是根据一个实施例的沿a-a'轴的具有封装301的半导体封装300的相应投影视图。对于一个实施例，半导体封装300可以具有使用一个或多个互连层340-344耦合到封装301的管芯302-303。互连层340-344可以包括一个或多个zm2vs330-331，以在封装301中的一个或多个两个方向上连接相应的互连层。注意，封装301图示了互连层340-344，然而，基于期望的封装设计，封装301可以具有更少或更多的互连层。

对于一个实施例，半导体封装300包括布置在封装301上的一个或多个管芯302-303，所述管芯302-303通过多个焊球355和多个焊盘356（例如，受控塌陷（collapse）芯片连接（c4）焊盘层）耦合。管芯302-303中的每个可以包括但不限于半导体管芯、集成电路、中央处理单元（cpu）、微处理器、平台控制器中枢（pch）、存储器和现场可编程门阵列（fpga）。另外，封装301可以包括导电层350，所述导电层350可以具有一种或多种金属结构（例如，焊盘层上的互连和/或布线）。注意，导电层350可以是可选的，并且因此可以基于期望的封装设计来添加/省略。

对于一些实施例，半导体封装300包括一个或多个互连层340-344，所述互连层340-344可以为垂直连接而牺牲（sacrificed）（或用垂直连接来实现），而无需半导体封装300的高密度层中的焊盘——这显著地降低了相应互连层的迹线密度。此外，如图3b中所示，一个或多个zm2vs330-331促进将一个或多个互连层耦合到位于高密度层上方的封装301的fli焊盘356的垂直连接。

如图3b中所示，互连层340-344中的每个可以具有一个或多个zm2vs。例如，互连层341可以包括形成在封装301内的zm2vs330-331，其中第一zm2vs330被布置在第二zm2vs331上方。同样，互连层342-343中的每个具有至少一个zm2vs330。对于一个实施例，第一zm2vs330中的一个或多个可以将给定互连层的焊盘312上的通孔耦合到焊盘356（例如，c4焊盘层）。

因此，半导体封装300的这些实施例的优点之一在于，对于仅在电源平面（例如，封装层340）和管芯（例如，管芯302）之间使得能够实现的连接，需要以最小的（最小（min））线（或宽度）和间隔（也称为最小线/间隔）去除单个i/o导电迹线。例如，通常如果在8行深i/o中，每第8条线被去除时，i/o密度通常仅下降12.5％。然而，对于一个实施例，当针对2/2µm的最小线/间隔在封装301上实现焊盘上的一个或多个zm2vs通孔312时，基于例如曝光工具对准能力，封装301的i/o密度中的降低可能大致在37.5-50%之间（或者甚至更高）。因此，半导体封装300的i/o密度中的降低可能需要增加/改进的和难懂的（unclear）解决方案来返回所需的总i/o计数。

注意，如图3b中所示，基于期望的封装设计，半导体封装300可以包括更少或附加的封装组件。

图3c是根据一个实施例的沿b-b'轴的具有封装301的半导体封装300的相应投影视图。对于一个实施例，半导体封装300可以具有使用一个或多个互连层（例如，互连层340-341和343）耦合到封装301的管芯302-303。互连层340-341和343可以包括一个或多个zm2vs333-334，以在封装301中的一个或多个两个方向上连接相应互连层。

对于一个实施例，半导体封装300包括布置在封装301上的一个或多个管芯302-303，所述管芯302-303通过多个焊球355和多个焊盘356（例如，c4焊盘层）耦合。对于一些实施例，半导体封装300包括电源互连层340以及接地互连层341和343。此外，如图3c中所示，一个或多个zm2vs330-331促进将一个或多个互连层耦合到位于高密度层上方的封装301的fli焊盘356的垂直连接。

如图3c中所示，互连层340-341和343中的每个可以具有一个或多个zm2vs333-334。例如，互连层340可以包括形成在封装301内的zm2vs333-334，其中第一zm2vs334被布置在第二zm2vs333上方。对于一个实施例，第一zm2vs334中的一个或多个可以将给定互连层的焊盘312上的通孔耦合到焊盘356（例如，c4焊盘层）。同样，第二zm2vs333可以在给定互连层（例如，互连层340）的焊盘311上具有到例如gnd层上的焊盘312的通孔。互连层340具有将底部电源平面连接到顶层（例如，c4焊盘层356）的zm2vs333-334。同样，互连层341和343具有将两个接地平面连接到顶层（例如，c4焊盘层356）的zm2vs333-334。

注意，根据一些实施例，图3a-3c的互连层340-344可以具有不限于一个指定方向的方向性，这样，导电迹线可以遵循任何方向。还要注意，如图3c中所示，基于期望的封装设计，半导体封装300可以包括更少或附加的封装组件。

图4a是根据一个实施例的具有一个或多个互连层442和444的封装401的俯视图。另外，图4b是沿a-a'轴的具有封装401的半导体器件400的一部分的相应横截面视图，并且图4c是沿b-b'轴的具有封装401的半导体器件400的相应横截面视图。图4b和4c提供了在示出如何在封装401中形成zm2vs通孔和线的一个或多个层中可能是有用的横截面视图。

图4a图示了封装401，并且为了简单起见可以省略一个或多个组件，所述组件可以在图4b和4c中以具有封装401的半导体器件400的一部分的投影视图来图示。此外，图4a-4c示出了类似于图3a-3c的封装301的封装401。

现在参考图4a，封装401包括一个或多个互连层442和444。对于一个实施例，封装401可以包括但不限于衬底、母板和pcb。对于一个实施例，一个或多个互连层442和444可以是具有i/o层、迹线和通孔中的至少一个的封装层。例如，基于期望的架构实现，互连层444可以包括第一信号层，并且互连层442可以包括第二信号层。对于一个实施例，封装401上的互连层442可以形成有zm2vs导电迹线/通孔（如图1-3中所示），其中互连层442具有从互连层通向该互连层上方或下方的第二互连层的zm2vs通孔。同时，互连层444可以形成有一个或多个zmv和/或零错位迹线（zmt）。

对于一些实施例，互连层442和444是i/o信号迹线，所述i/o信号迹线可以被一个或多个互连层（即，gnd平面）（未示出）包围，以屏蔽互连层442和444免受增加的串扰。对于一个实施例，互连层442和444中的至少一个可以包括zm2vs迹线、通孔和焊盘中的至少一个或多个。注意，互连层442和444的焊盘可以被配置为zm2vs或焊盘上的通孔。

注意，封装401的互连层442和444可以用一个或多个不同的工艺流程来形成，如下面进一步详细描述的那样（例如，图7-10）。还要注意，如图4a中所示，基于期望的封装设计，封装401可以包括更少或附加的封装组件。

图4b是根据一个实施例的沿a-a'轴的具有封装401的半导体封装400的相应投影视图。对于一个实施例，半导体封装400可以具有使用一个或多个互连层442和444耦合到封装401的管芯402-403。互连层444可以包括一个或多个zmv（或zmt），以在封装401中的一个或多个两个方向上连接互连层444。注意，封装401图示了互连层444（如图4b中所示），然而基于期望的封装设计，封装401可以具有更少或更多的互连层。

对于一个实施例，半导体封装400包括布置在封装401上的一个或多个管芯402-403，所述管芯402-403通过多个焊球455和多个焊盘456耦合。管芯402-403中的每个可以包括但不限于半导体管芯、集成电路、中央处理单元（cpu）、微处理器、平台控制器中枢（pch）、存储器和现场可编程门阵列（fpga）。如图4b中所示，互连层444可以使用一个或多个zmv和/或导电迹线以用焊盘456和焊料凸块455将管芯403连接到402。

另外，互连层444可以类似于图1-3的zmv和导电迹线。互连层可以针对高密度i/o块组合件来实现，同时针对一个或多个不同的i/o层保持等长线（例如，如图4a-4c中所示）。注意，互连层（例如，如图4a-4c中所示）可能需要i/o层的横向生长，但是可以使在i/o层之间可能出现的任何可能的（一个或多个）时序问题最小化。还要注意，如图4b中所示，基于期望的封装设计，半导体封装400可以包括更少或附加的封装组件。

图4c是根据一个实施例的沿b-b'轴的具有封装401的半导体封装400的相应投影视图。对于一个实施例，互连层442可以包括zm2vs（如本文中描述的那样），以在封装401中的一个或多个两个方向上连接相应的互连层442。根据一个实施例，互连层442可以被布置（或形成）在互连层444（未示出）下方。对于一个实施例，互连层442具有将底部（第二）信号层连接到顶层（例如，c4焊盘层456）的zm2vs。另外，这些实施例的优点之一在于，互连层442可以以对i/o密度的最小改变通过一层来连接（例如，i/o密度可以下降大致2倍）。

注意，根据一些实施例，图4a-4c的互连层442和444可以具有不限于一个指定方向的方向性，这样，导电迹线可以遵循任何方向。还要注意，如图4c中所示，基于期望的封装设计，半导体封装400可以包括更少或附加的封装组件。

图5a是根据一个实施例的具有一条或多条导电迹线510a-b的导电屏蔽件500的透视图，所述导电迹线510a-b具有通孔511-512（或zm2vs通孔）。注意，如上面描述并且基于导电屏蔽件500的封装设计，通孔511-512可以被用作（或用于形成）沟槽通孔。图5b和5c是根据一些实施例的导电屏蔽件500的相应横截面视图。注意，导电迹线510a-b可以类似于图1-4的导电迹线——特别是类似于图2a的导电迹线——然而一条或多条导电迹线510a-b可以被实现用于改善串扰减少和数据速率增加。例如，如图2a中所示的到通孔和/或zm2vs的导电迹线可以被用于进一步将至少一个方向上的通孔转换成使得能够实现减少的串扰和增加的数据速率的通孔（例如，通孔511-512）。

现在参考图5a，导电迹线510a-b可以被形成为直线，但是导电迹线510a-b可以具有一种或多种不同的形状（例如，同轴、之字形等）。对于一个实施例，导电迹线510a是信号线，并且一条或多条导电迹线510b是接地线。使用平行的一条或多条导电迹线510a-b使得能够实现针对高速信号和高地信比（例如，高达1：1）的改进的接地屏蔽。例如，导电迹线510a可以被用作信号线，以将fli层（未示出）连接到导电屏蔽件500中的随后的层（未示出）。为了串扰最小化，导电迹线510a被接地线510b包围，其中（一个或多个）接地参考平面可以位于迹线下方或者既位于迹线顶部上又位于迹线下方。例如，导电屏蔽件500具有通过沟槽通孔511连接到顶部接地平面531的接地线510b，其中接地线510b之一具有可以被用于连接到底层（未示出）的沟槽通孔512。另外，导电屏蔽件500具有连接到沟槽通孔530的信号线510a，所述沟槽通孔530向上延伸到顶层（未示出）。

对于一些实施例，接地线510b中的每条在每条接地线510b的至少一端上形成有一个或多个通孔511（也称为沟槽通孔）。通孔511可以与顶部接地平面531耦合。另外，接地线510b还可以在接地线510b的另一端上形成有一个或多个通孔512。通孔512可以与底部焊盘/层（未示出）耦合。对于一个实施例，通孔511-512被沉积在接地线510b中的一条或多条上，以在一端上向上延伸到顶部gnd层530，并在相反端上向下延伸到底层（即，示出为“l”结，其中顶部zm2vs通孔和沟槽接地线具有垂直结，以在一端上形成到线的zm2vs通孔，并且在另一端上形成到底部zm2vs通孔的线）。注意，具有通孔511-512和530的导电迹线510a-b可以用一个或多个不同的工艺流程来形成，如下面进一步详细描述的那样（例如，图7-10）。

根据附加实施例，使用沟槽通孔来延伸导电迹线的厚度也可以被用于在封装衬底内形成同轴导电迹线。这样的实施例在图5a-5c中图示。图5a-5c仅图示了封装内的导电特征，并且省略了电介质层以免不必要地模糊特定实施例。

注意，基于期望的封装设计，导电屏蔽件（和封装）500可以包括更少或附加的封装组件。

现在参考图5b和5c。图5b是沿a-a'轴的导电屏蔽件500的相应横截面视图，并且图5c是沿b-b'轴的导电屏蔽件500的相应横截面视图。图5b和5c提供了在示出如何在导电屏蔽件500周围形成zm2vs通孔和线的一个或多个层中可能是有用的横截面视图。

如图5b中所示，一条或多条导电迹线510a-b可以使用pid（和/或堆积膜电介质）和电解电镀（如下面在图7-10中进一步详细描述的形成zm2vs线/通孔的工艺流程）被形成为零错位双通孔堆叠。对于一个实施例，一条或多条接地线510b可以被形成为具有基本上等于沿着导电屏蔽件500的相对边缘形成的侧壁（即，向上延伸到顶部接地平面531的zm2vs通孔511）的宽度。对于另一个实施例，导电迹线510a可以被形成为具有基本上等于zm2vs通孔530的宽度。

对于一个实施例，当沟槽通孔511向上延伸连接到顶部gnd平面531时，接地导电迹线510b与沟槽通孔511耦合（即，形成导电屏蔽件500，该导电屏蔽件500具有基于a-a'轴包围“i形”信号导电迹线/通孔的两个“t形”接地侧壁）。同时，如图5c中所示，接地线510b与沟槽通孔511耦合，该沟槽通孔511向上连接到顶部接地平面531（在顶部gnd平面中没有如图5b上所示的分离），其包围信号导电迹线510a（即，与基于b-b'轴包围导电迹线的接地线/通孔/平面一起形成具有半同轴形状的导电屏蔽件500）。

对于一个实施例，导电迹线510a-b可以通过单个电介质层与顶部gnd平面531分离。然而，要理解，顶部gnd平面531可具有将平面531与传输/沟槽线510a-b分离的电介质材料的多于一个层。在这样的实施例中，导电屏蔽件500的侧壁和导电迹线510a-b可以具有分别沉积在zm2vs导电迹线/通孔510a-b上方和/或下方的一个或多个zm2vs通孔。

根据替代实施例，可以在单个导电屏蔽件500中形成多个导电迹线。例如，可以在导电屏蔽件500内形成双轴导电迹线，其中第一导电迹线和第二导电迹线可以被接地导电迹线510b包围。当需要具有低干扰的差分信号时，这样的器件可能是有益的。此外，要理解，可以在导电屏蔽件内形成其他类型的（一条或多条）迹线/（一条或多条）线。例如，根据本发明的实施例，可以在通过光刻限定的线通孔而成为可能的同轴配置内实现整个字节组或总线。

还应注意，如以上在图2a和2b中所描述的，一条或多条导电迹线也不限于沿着单个电介质材料（例如，pid材料和/或堆积膜）的层传递信号。例如，包括具有一个或多个zm2vs通孔的一个或多个结的导电迹线（例如，导电迹线510a-b）允许导电迹线沿着一个或多个电介质层（未示出）的平面行进，并通过（一个或多个）zm2vs通孔（例如，zm2vs通孔511-512）在一个或两个垂直方向上穿过一个或多个电介质层（未示出）（到顶层和/或底层）。在其中导电迹线过渡到在垂直方向上穿过电介质层来布线的（一个或多个）结处，本发明的实施例可以包括也延伸穿过电介质层的一个或多个zm2vs线通孔和/或焊盘。

另外，虽然图示的实施例针对每个导电迹线（在垂直方向上）包括一个线通孔，但是要理解，如果导电迹线在垂直方向上（在向上和/或向下方向两者上）继续穿过附加的电介质层，则可以包括更多的线通孔，或者如果导电迹线穿过更少的电介质层，则可能需要更少的线通孔。

本领域技术人员还可以认识到，在相同电介质层上形成的沟槽线（或中间壁线）和焊盘可以被形成为在平面外彼此连接的单个连续特征，并且因此，可以用相同的参考标号来引用。根据另一实施例，穿过相同的电介质层形成的zm2vs线通孔也可以是在平面外连接的一个或多个zm2vs线通孔，并且可以被形成为单个连续特征。

另外，要理解，由于zm2vs线通孔使用pid（和/或堆积堆叠）和电解电镀工艺形成有零错位双通孔堆叠，因此可以省略一个或多个中间壁线。除了具有穿过封装衬底的多层的同轴传输线的一些实施例之外，其他实施例还可以包括导电迹线，该导电迹线在封装的一些部分中被导电屏蔽件包围，并且是在封装的其他部分中没有导电屏蔽件的带状线（strip-line）导电迹线。根据实施例，垂直的zm2vs通孔和侧壁可以具有任何期望的形状，诸如圆形或椭圆形，并且不限于矩形。

图6a是根据一个实施例的导电屏蔽件600的透视图，该导电屏蔽件600具有使用zm2vs和沟槽通孔610a-b以及一个或多个层/平面631和633的具有平坦壁的同轴波导。图6b和6c是根据一些实施例的导电屏蔽件600的相应横截面视图。注意，沟槽线610a-b可以类似于图1-5的传输线——特别是类似于图2和5的传输/沟槽线——然而顶部和底部接地连接两者（例如，分别为接地层631和633）已经延伸到沟槽通孔610b，从而针对最小损耗和最大i/o带宽产生几乎完美的矩形同轴波导。如图6a-6c中所示，这些实施例提供了若干优点，因为与典型的（或当前采取（pursue）的）波导相比，壁具有以最小的损耗达到最高带宽所需的几乎完美的对准，在典型（或当前采取的）波导中，信号周围的壁由于对准要求而不是平滑和等距的。

现在参考图6a，导电迹线610a-b可以被形成为直线，但是导电迹线610a-b可以具有一种或多种不同的形状。对于一个实施例，导电迹线610a是信号线，并且一条或多条导电迹线610b是接地线。使用平行的一条或多条导电迹线610a-b使得能够实现针对高速信号和高地信比（例如，高达1：1）的改进的接地屏蔽。例如，信号线610a可以与通孔630和632一起使用以连接导电屏蔽件600中的顶层（未示出）。为了串扰最小化，信号线610a被接地线610b包围，其中顶部接地层631被沉积在沟槽线/通孔610a-b上方，并且底部接地层633被沉积在沟槽线/通孔610a-b下方。例如，导电屏蔽件600具有连接到顶部接地层631和底部接地层633两者的接地线/通孔610b，从而在两层631和633之间形成几乎完美的矩形同轴波导（或中间壁）。

根据附加实施例，使用沟槽通孔来延伸传输线的厚度也可以被用于在封装衬底内形成同轴导电迹线。这样的实施例在图6a-6c中图示。图6a-6c仅图示了封装内的导电特征，并且省略了电介质层以免不必要地模糊特定实施例。

通过用导电屏蔽件600包围导电迹线610a来形成同轴导电迹线。根据一个实施例，导电屏蔽件600包括下层633，该下层633通过用作导电屏蔽件600的侧壁的沟槽线/通孔610b的一个或多个层耦合到顶层631，其中屏蔽件600可以被保持在地电位处。因此，导电迹线610a以及通孔630和632被形成在导电屏蔽件600内，以用导电屏蔽件600之外的相邻线以串扰减少和数据速率增加来传输数据。

注意，基于期望的封装设计，导电屏蔽件（和封装）600可以包括更少或附加的封装组件。

现在参考图6b和6c。图6b是沿a-a'轴的导电屏蔽件600的相应横截面视图，并且图6c是沿b-b'轴的导电屏蔽件600的相应横截面视图。图6b和6c提供了在示出如何将zm2vs沟槽线/通孔610a-b的一个或多个层与顶层631和底层633沉积在导电屏蔽件600中可能是有用的横截面视图。注意，导电屏蔽件600的壁的形成类似于上面在图5a-5c中详细描述的壁。

如图6b中所示，一条或多条导电迹线610a-b可以使用pid（和/或堆积膜电介质）和电解电镀（如下面在图7-10中进一步详细描述的形成zm2vs线/通孔的工艺流程）被形成为零错位双通孔堆叠。对于一个实施例，一个或多个接地沟槽线/通孔610b可以被形成为具有基本上等于连接到沿着导电屏蔽件600的相对边缘形成的顶层631和底层633的侧壁的宽度。对于另一实施例，导电迹线610a可以被形成为具有基本上等于沿着导电迹线610a的相对边缘向上延伸的zm2vs通孔630和632的宽度。

对于一个实施例，当接地沟槽线/通孔610b被连接到顶层631和底层633时，接地沟槽线610b与导电屏蔽件600的侧壁耦合。注意，如在a-a'轴上所示，顶层631具有用于被耦合到导电迹线610a的传输通孔630的开口。同时，如图6c中所示，当接地沟槽线/通孔610b被连接到顶层631和底层633时，接地沟槽线610b与导电屏蔽件600的侧壁耦合（在顶层和底层中的任何一个中没有分离），其包围信号导电迹线610a（即，与基于b-b'轴包围导电迹线的接地线/通孔/平面一起形成具有同轴波导的导电屏蔽件500）。

对于一个实施例，导电迹线610a-b可以通过单个电介质层与顶层631和底层633分离。然而，要理解，顶层631和底层633可具有将层631和633中的任何一个与导电迹线610a-b分离的电介质材料的多于一个层。在这样的实施例中，导电屏蔽件600的侧壁和导电迹线610a-b可以具有分别沉积在zm2vs导电迹线/通孔610a-b上方和下方的一个或多个zm2vs通孔。

另外，要理解，由于zm2vs沟槽线/通孔使用pid（和/或堆积堆叠）和电解电镀工艺形成有零错位双通孔堆叠，因此可以省略一条或多条中间壁线。除了具有穿过封装衬底的多层的同轴导电迹线的一些实施例之外，其他实施例还可以包括导电迹线，该导电迹线在封装的一些部分中被导电屏蔽件包围，并且是在封装的其他部分中没有导电屏蔽件的带状线导电迹线。根据实施例，垂直的zm2vs通孔和侧壁可以具有任何期望的形状，诸如圆形或椭圆形，并且不限于矩形。

图7a-7m是根据一些实施例的图示了使用pid堆叠和电解电镀形成零错位双通孔堆叠（zm2vs）的方法的工艺流程。如关于图7a-7m所示的这些实施例提供了单个图案化步骤来显影zm2vs，其针对任何期望的封装需求（包括但不限于i/o密度降低、布线密度提高和增加封装设计）改善（并且简化）光刻图案化工艺。当封装设计需要pid堆叠和电解电镀工艺时，用图7a-7m的工艺流程形成的zm2vs与图1-6中所示的zm2vs导电迹线/通孔类似（并且可以被用作图1-6中所示的zm2vs导电迹线/通孔）。

基于图7a-7m图示并描述了一个这样的实施例，图7a-7m图示了用于形成zm2vs的封装层的横截面视图。在图示的实施例中，示出了zm2vs的形成，然而，要理解，根据本文中描述的实施例，可以同时并以相同的处理操作形成附加特征，诸如附加的线、通孔和/或焊盘。

现在参考图7a，工艺流程的实施例包括沉积在电介质层705上方的导电层730（或初始顶部金属层），其中，导电层730具有沉积在电介质层705上的一个或多个焊盘。对于一个实施例，图7a的封装层图示了具有导电层730和电介质层705的至少一个互连层。根据一个实施例，该封装层被示出为具有导电层730，该导电层730具有现有的焊盘、通孔和迹线。例如，导电层730可以促进零错位双通孔堆叠的建立。在一个实施例中，电介质层705可以包括但不限于堆积膜（bf）和/或pid层。电介质层705可以被沉积在导电层730的一个或多个金属迹线和焊盘之上。根据一些实施例，使用pid材料来形成（一个或多个）电介质层的优点中的若干个优点是减少了组装步骤（即，用于形成zm2vs的pid层的单个图案化步骤，如下面所示）以及它们易于处理（即，用于产生如由掩模限定的任何结构的曝光和随后的显影）。相比之下，使用bf作为电介质层可能需要反应离子蚀刻（rie）或其他物理蚀刻方法来图案化/去除（即，在当前的面板级制造中，工艺/工具可能不是容易地可获得的）。

举例来说，如上面描述的那样，电介质层705可以是聚合物材料，诸如聚酰亚胺、环氧树脂或bf。在一个实施例中，电介质层705可以是堆叠中的一层，该堆叠包括用于形成堆积结构的多个电介质层。这样，电介质层705可以被形成在另一电介质层之上。附加的实施例可以包括在例如芯材料之上形成电介质层705作为第一电介质层，堆叠在该芯材料上形成。

现在参考图7b，根据一些实施例，在导电层730上方和周围沉积pid层715（或pid堆叠），并且然后在pid层715上沉积（例如溅射）籽晶层735。对于一个实施例，可以用层压、喷涂涂覆、旋涂涂覆或其他已知的沉积方法来沉积pid层715。

对于一个实施例，籽晶层735对于例如来自任何光刻曝光工具的任何光源的任何光可以不是透明的。籽晶层735可以包括溅射的cu、ti/cu、ta/cu、钨（w）/cu以及诸如此类，诸如，其中ti、ta、w可以促进粘附层以及阻挡层。注意，如本文中描述的那样，籽晶层可以在籽晶层的一个或多个区域之间具有梯度。注意，基于图7a-7m中描述的工艺流程，籽晶层735使用电解电镀工艺来沉积在pid层715上。根据附加的实施例，籽晶层735可以在指定区域处包括钯（pd）籽晶簇/层（例如，在某个位置处的籽晶层可以小于大致一个或几个原子层厚度，例如，小于10nm层厚度）。

现在参考图7c，在籽晶层735上沉积（或沉积）抗蚀剂层725。例如，当使用干抗蚀剂材料时，抗蚀剂层725可以被层压，或者当使用液体抗蚀剂材料时，抗蚀剂层725可以被狭缝涂覆（slit-coated）。对于一个实施例，抗蚀剂层725是可以被化学地放大的剂量敏感抗蚀剂。对于附加的实施例，抗蚀剂层725可以是正色调，但是也可以是负色调。这样，抗蚀剂层725可以用具有一个或多个强度区域781-783的掩模780（例如，多色调掩模）来曝光（注意，基于针对zm2vs线/通孔的期望的封装设计和/或期望的图案化，掩模可以用指定数量的强度区域来实现）。

例如，掩模780的一个或多个强度区域781-783可以包括四个强度区域，诸如暗区域（在掩模780上示出为暗块）、亮区域781、第一灰色区域782和第二灰色区域783，其中例如第二灰色区域783可以比第一灰色区域782更暗（并且因此允许更少的曝光）。因此，通过掩模780曝光（例如，到光源、辐射源、汞弧等）充分地将图像转移（transfer）到抗蚀剂层725上，以产生一个或多个剂量水平，如725a-c所示。对于一个实施例，基于曝光的水平，剂量水平725a-c中的每个具有单独的显影时间要求（例如，最高剂量曝光通常具有最快/最短的显影时间等）。在抗蚀剂层725上曝光掩模780之后，抗蚀剂层725现在被压印（imprint）有具有最高剂量和更快/更短显影时间的第一区域725a、具有中等剂量和较慢显影时间的第二区域725b以及具有最低剂量和最慢显影时间的第三区域725c。注意，抗蚀剂层的未曝光区域被标记为725，例如，如一个实施例中所示，未曝光区域在抗蚀剂层725的相对端/边缘上。对于其他实施例，抗蚀剂层可以具有少于三个或多于三个的剂量水平印刷在抗蚀剂层上。还要注意，一个或多个特征可能已被省略或简化，以便不模糊说明性实现。

现在参考图7d，对于一个实施例，第一显影步骤（也称为快/最短显影步骤）仅从层725去除以最高剂量曝光的抗蚀剂区域。这样，在抗蚀剂层725上的第一显影之后，从抗蚀剂层725去除第一区域725a，其中抗蚀剂层725因此被图案化以提供开口以暴露籽晶层735的一部分，以用于形成zm2vs通孔（例如，zm2vs通孔712，如图7i中所示）。

现在参考图7e，然后蚀刻籽晶层735的暴露部分，并且因此随后暴露pid层715的一部分。根据一个实施例，可以用籽晶蚀刻工艺去除籽晶层735的暴露部分。现在参考图7f，在抗蚀剂层725和pid层715的暴露区域上实现泛光曝光（floodexposure）790。对于一个实施例，泛光曝光790可以使用不透明的（intransparent）籽晶作为掩模（未示出）以仅曝光pid层715的其中已经去除了籽晶层735的部分。例如，为了避免在曝光pid层715时进一步曝光抗蚀剂层725，pid层715可能需要比抗蚀剂层725敏感得多（即，需要非常低的剂量以变得可显影的）或对另一波长敏感。要理解，尤其是在面板级制造中，多种曝光工具被配备或可以被升级以允许以一个或多个不同波长（例如，在365nm和403nm之间）曝光。

现在参考图7g，在泛光曝光790之后，pid层715的曝光区域被显影（或图案化）以提供暴露导电层730的顶表面的通孔开口740。对于一个实施例，pid层715的显影区域形成去往现有导电层730的底部通孔开口740。现在参考图7h，在抗蚀剂层725上曝光第二显影步骤（也称为较慢显影步骤）以去除以中等剂量（或第2高剂量）曝光的抗蚀剂区域。这样，在抗蚀剂层725上的第二显影曝光之后，从抗蚀剂层725去除第二区域725b，并且因此抗蚀剂层725被图案化以提供通孔开口740以暴露籽晶层735的一部分，以用于形成zm2vs通孔（例如，zm2vs通孔711，如图7i中所示）。在一个实施例中，区域715a（用宽带光曝光）和725b可以同时显影出来以提供通孔开口740，该通孔开口740暴露导电焊盘730和籽晶层735两者的部分，以用于形成zm2vs通孔。

现在参考图7i，第二籽晶层736可以被沉积在两个通孔开口740上。例如，第二籽晶层736被沉积在导电层730的暴露的顶表面和籽晶层735的暴露的部分上。对于一个实施例，第二籽晶层是pd籽晶层和/或可以与（一种或多种）pd材料类似的（一种或多种）任何其他催化金属。因此，在通孔开口740上和第二籽晶层736上方电解生长导电材料（例如，cu或者诸如此类）以形成一个或多个zm2vs通孔711和712。对于一个实施例，zm2vs通孔711-712可以使用无电（e-less）电镀工艺或者诸如此类来形成/电镀，并且电耦合到第一籽晶层735。注意，底部通孔712的顶表面可以被沉积在籽晶层735上方和/或下方（或与籽晶层735在相同的水平/层上）。注意，可能不需要第二籽晶层来同时且直接在两个导电层730和735上电解电镀金属。

现在参考图7j，在抗蚀剂层725上曝光第三显影步骤（也称为最长/最慢显影步骤）以去除以最低剂量曝光的抗蚀剂区域。这样，在抗蚀剂层725上的第三显影工艺之后，从抗蚀剂层725去除第三区域725c，并且因此抗蚀剂层725被图案化以提供线开口750以暴露籽晶层735的一部分，以用于形成zm2vs线/迹线（例如，如图7k中所示的zm2vs线710）。例如，在zm2vs通孔711-712的无电电镀步骤之后，第三区域725c被显影掉（即，该抗蚀剂区域具有最长的显影时间），以暴露zm2vs通孔711-712和籽晶层735。

现在参考图7k，将导电材料沉积在线开口750和zm2vs通孔711-712上方和周围，以形成zm2vs线710。在沉积导电材料之后，现在最终确定（finalize）zm2vs顶部通孔711。对于一个实施例，可以使用电解电镀工艺来形成zm2vs线710。注意，顶部通孔711（或底部通孔）可以具有耦合到线710的倾斜边缘（或类似的锥形）。现在参考图7l，剥离抗蚀剂层725，并去除籽晶层735的其余部分。根据一个实施例，可以用籽晶蚀刻工艺来去除籽晶层735。对于一个实施例，在形成第二电介质层之前形成zm2vs线/通孔710-712。本发明的这样的实施例可以被称为线通孔第一光刻工艺。

这样，在去除之后，封装层（或器件封装）已经使用pid堆叠和电解电镀形成了zm2vs线通孔，如本文中描述的那样。对于一些实施例，zm2vs线通孔包括导电焊盘730（或导电层、迹线、线/通孔）上的电介质715（例如，pid层）、穿过电介质715垂直地延伸到导电焊盘730的顶表面上的第一籽晶层736（例如，沉积在暴露的导电焊盘上的pd籽晶层）的第一通孔712、电介质715上的导电迹线710和第二籽晶层736上的第二通孔711（注意，第一和第二籽晶层736可以用相同的层和/或材料来形成），第二籽晶层736在电介质715上/上方，其中导电迹线710连接（或电耦合）到第一通孔712和第二通孔711，并且其中第二通孔711连接到导电迹线710的与第一通孔712相对的边缘（即，通孔中的每个被形成在导电迹线的相对边缘上）。因此，导电迹线710可以连接到具有顶部通孔711的顶层（未示出）和具有底部通孔712的底层（或导电焊盘730）两者，而不降低线/通孔710-712的线密度，其中线/通孔中的每个具有基本相同（或相等）的线密度（即，导电迹线710可以在两个方向（导电迹线710上方和/或下方）上被连接到零错位通孔711-712）。注意，通孔可以在两个方向、相同方向、一个方向等上形成（例如，如图2a中所示，通孔可以在一个或多个方向上形成，包括在两个方向上耦合到底表面和顶表面的“t”形线/通孔）。

对于附加的实施例，可以将管芯（例如，如图3b中所示的管芯302）布置（或耦合）在fli焊盘（例如，如图3b中所示的fli封装层345）上，其中fli焊盘连接（或电耦合）到第二通孔（例如，图7l和7m的图7的通孔711），而互连封装层（例如，图3b的互连封装层340）可以被沉积在sli焊盘上，其中，sli焊盘连接到第一通孔（例如，图7l和7m的图7的通孔712）。

现在参考图7m，第二电介质层716被沉积在暴露的zm2vs通孔711-712和zm2vs导电迹线710之上。对于一个实施例，第二电介质层716（例如，pid或bf层）可以用任何适合的工艺来形成，所述工艺诸如层压、喷涂或旋涂涂覆以及固化。对于一个实施例，第二电介质层716被形成为可以完全覆盖zm2vs通孔711的顶表面721的厚度。例如，如与在晶体结构（例如，硅衬底）上的层形成不同，电介质层中的每个可能不是高度均匀的。因此，第二电介质层716可以被形成为大于zm2vs通孔711的厚度，以确保在整个衬底上达到适当的厚度。当第二电介质层716被形成在zm2vs通孔711上方时，可以使用通孔显露（reveal）工艺（或受控蚀刻工艺）来暴露通孔711的顶表面721，如图7m中所示。通孔显露工艺可以包括机械或化学-机械抛光/去除。

在一个实施例中，电介质去除工艺可以包括湿蚀刻、干蚀刻（例如，等离子体蚀刻）、湿喷砂或激光烧蚀（例如，通过使用准分子激光器）。根据一个附加的实施例，深度受控电介质去除工艺可以仅在zm2vs通孔711附近执行。例如，第二电介质层716的激光烧蚀可以被定位在通孔711的位置附近。在一些实施例中，第二电介质层716的厚度可以被最小化，以便减少暴露通孔711所需的蚀刻时间。在替代实施例中，当可以良好地控制电介质的厚度时，通孔711可以在第二电介质层716的顶表面上方延伸，并且可以省略受控的电介质去除工艺。

注意，基于期望的封装设计，用图7a-7m的工艺流程形成的零错位双通孔堆叠可以包括更少或附加的步骤和/或封装组件。

图8a-8k是根据一些实施例的图示了使用堆积堆叠和电解电镀形成零错位双通孔堆叠（zm2vs）的方法的工艺流程。如关于图8a-8k所示的这些实施例提供了附加的单个图案化步骤来显影zm2vs，其针对任何期望的封装需求（包括但不限于i/o密度降低、布线密度提高和增加封装设计）改善（并且简化）光刻图案化工艺。当封装设计需要堆积堆叠和电解电镀工艺时，用图8a-8k的工艺流程形成的zm2vs与图1-6中所示的zm2vs导电迹线/通孔类似。

基于图8a-8k图示并描述了一个这样的实施例，图8a-8k图示了用于形成zm2vs的封装层的横截面视图（以及相应平面图，如图8d中所示的那样）。在图示的实施例中，示出了zm2vs的形成，然而，要理解，根据本文中描述的实施例，可以同时并以相同的处理操作形成附加特征，诸如附加的线、通孔和/或焊盘。

现在参考图8a，工艺流程的实施例包括封装层，该封装层包括但不限于导电层830、电介质层815、籽晶层835、第一抗蚀剂层825、第二抗蚀剂层826和掩模880。对于一个实施例，电介质层815被沉积在导电层830（或初始顶部金属层）上方和周围。对于一个实施例，图8a的封装层图示了具有导电层830和电介质层815的至少一个互连层。根据一个实施例，导电层830包括现有的焊盘、通孔和/或迹线。在一个实施例中，电介质层815可以是bf层。

根据一些实施例，使用bf的优点中的若干个优点是其改善的机械性能（例如，如例如与pid相比），这使得能够实现（i）较低的热膨胀系数（cte），例如范围从3-30ppm/℃，和（ii）比pid材料更高的模量。另外，如与其他电介质材料相比，bf材料促进降低总成本。同时，bf层的形成可能需要物理去除方法，诸如rie、电感耦合等离子体（icp）rie或其他等离子体蚀刻工艺，其可被用于下一代面板级工艺（或面板工艺线）上。

对于一些实施例，电介质层815可以是聚合物材料，诸如聚酰亚胺、环氧树脂或bf。在一个实施例中，电介质层815可以是堆叠中的一层，该堆叠包括用于形成堆积结构的多个电介质层。这样，电介质层815可以被形成在另一电介质层之上。附加的实施例可以包括在例如芯材料之上形成电介质层815作为第一电介质层，堆叠在该芯材料上形成。

根据一些实施例，籽晶层835被沉积在电介质层815上。籽晶层835对于例如来自任何光刻曝光工具的任何光源的任何光可以不是透明的。籽晶层835可以包括但不限于无电沉积的cu和/或溅射的cu、ti/cu、ta/cu、钨（w）/cu以及诸如此类，诸如，其中ti、ta、w可以促进粘附层以及阻挡层。注意，基于图8a-8k中描述的工艺流程，籽晶层835使用电解电镀工艺来沉积在电介质层815上。根据附加的实施例，籽晶层835可以包括钯（pd）籽晶材料/簇/层（例如，在某个位置处的籽晶层可以小于大致一个或几个原子层厚度，例如小于10个原子层厚）。

对于一个实施例，第一抗蚀剂层825被沉积在籽晶层835上，而第二抗蚀剂层826被沉积/堆叠在第一抗蚀剂层826上方。例如，当使用干抗蚀剂材料时，第一和第二抗蚀剂层825-826可以被层压，或者当使用液体抗蚀剂材料时，第一和第二抗蚀剂层825-826可以被狭缝涂覆。对于一个实施例，第一和第二抗蚀剂层825-826可以包括负色调干膜抗蚀剂材料。另外，第一和第二抗蚀剂层825-826可以以液体形式沉积（并且然后干烤），并且抗蚀剂层825-826也可以是正色调。然而，注意，第一和第二抗蚀剂层825-826两者都可能需要具有相同的色调。

根据一个实施例，第二抗蚀剂层826比第一抗蚀剂层825更薄（或具有较小的z高度）（即，第二抗蚀剂层826旨在是尽可能地薄的），而第一抗蚀剂层825具有允许电镀迹线和通孔厚度并适应电镀变化的厚度（例如，基于期望的设计/应用，厚度可以低至4μm并且高至50μm）。对于另一实施例，当使用负色调抗蚀剂时，第二抗蚀剂层826具有低剂量敏感性（例如，10mj/cm2-150mj/cm2的剂量敏感性），并且第一抗蚀剂层825具有高剂量敏感性（例如，20mj/cm2-450mj/cm2的剂量敏感性）。这样，基于该实施例，第二抗蚀剂层826具有比第一抗蚀剂层825低的剂量敏感性。注意，当使用正色调抗蚀剂时，抗蚀剂层可以具有相反的剂量敏感性配置（如与负色调抗蚀剂层相比）。

根据一些实施例，第一和第二抗蚀剂层825-826中的每个具有可以被化学地放大的剂量选择性抗蚀剂层。此外，使用具有一个或多个强度区域881-882的掩模880（例如，灰度掩模）来曝光堆叠的抗蚀剂层825-826（注意，基于针对zm2v迹线/通孔的期望的封装设计和/或期望的图案化，掩模可以用指定数量的强度区域来实现）。

例如，掩模780的一个或多个强度区域881-882可以包括一个或多个区域，诸如灰色区域881以及一个或多个暗区域882（在掩模880上示出为暗块），其中例如，一个或多个区域可被用于曝光和显影抗蚀剂层以具有一个或多个不同的剂量敏感性（例如，可显影的、不可显影的等）。因此，在将掩模880曝光到第一和第二抗蚀剂层825-826上之后，可以在第一抗蚀剂层825和第二抗蚀剂层826上分别印刷（或显影）一个或多个剂量水平825a和826a-b，其中基于曝光的水平，剂量水平825a和826a-b中的每个可以具有单独的显影时间要求。在抗蚀剂层825-826上曝光掩模880之后，抗蚀剂层825可以被印刷有第一区域825a，其中如与邻近于区域825a的抗蚀剂层825的区域相比，第一区域825a可以具有较慢的显影时间，该邻近于区域825a的抗蚀剂层825的区域可能已经曝光于掩模880的强度区域882。同时，抗蚀剂层826可以被印刷有一个或多个第一区域826a，其中如与第二区域825b相比，第一区域826a可以具有更快的显影时间（例如，区域826b可以被选择为不可显影区域）。

现在参考图8b，可以在第一和第二抗蚀剂层825-826上曝光第一显影步骤，以仅去除可显影的抗蚀剂区域（例如，区域826a和在那些相应区域下方的区域）。这样，在第一和第二抗蚀剂层825-826上的第一显影曝光之后，从第一和第二抗蚀剂层825-826去除/显影一个或多个可显影抗蚀剂区域，并且因此抗蚀剂层825-826被图案化以提供一个或多个开口以暴露籽晶层835的一个或多个部分。

对于一个实施例，在显影之后，抗蚀剂区域825a和826a-b的一个或多个不同的剂量敏感性（如负色调抗蚀剂层825-826的图8b中所示）可以确保第一和第二抗蚀剂层825-826的指定轮廓和结构（即，如以抗蚀剂层上显影的开口/结构所示）。注意，当两种抗蚀剂使用相同的显影剂时，该显影可以是单个步骤，或者当抗蚀剂使用不同的显影化学物质（chemistry）时，该显影可以是两步。还要注意，例如，第一抗蚀剂层825的抗蚀剂区域825a可以被显影，但是可以不在导电迹线（例如，迹线810）将被布置在那里的部分上被显影。

现在参考图8c，在第一和第二抗蚀剂层825-826的一个或多个开口上方和周围沉积第三抗蚀剂层827。第三抗蚀剂层827被进一步曝光和显影（如图8d中所示）。对于一个实施例，第三抗蚀剂层827覆盖一个或多个开口（例如，图8d和e的通孔开口840），该开口可被用于形成zm2vs通孔以连接到导电层830上方的（一个或多个）层。第三抗蚀剂层827可以是正色调抗蚀剂和负色调抗蚀剂中的至少一种。

根据一个实施例，第三抗蚀剂层827可以具有对不同波长的敏感性（即，与第一和第二抗蚀剂层的敏感性不同的敏感性）。例如，第一和第二抗蚀剂层825-826通常可以是i-线敏感的（或对可以由曝光工具/掩模可用的最低波长敏感），而第三抗蚀剂层827可以对诸如h线或g线的更长的波长敏感。注意，大多数的面板级曝光工具能够或可以被升级以使用来自它们的光源（例如，通常为汞弧）的不同波长进行曝光。

现在参考图8d，示出了沿a-a'轴的封装层的横截面视图和封装层的相应的俯视图。如由横截面视图（在左侧上）所示，第三抗蚀剂层827已经被曝光并显影以在第一和第二抗蚀剂层825-826两者上形成开口840，该开口840暴露籽晶层835的一部分。同时，如由俯视图（在右侧上）所示，第三抗蚀剂层827已经被曝光并显影以暴露开口840和抗蚀剂层826（例如，基于期望的设计，抗蚀剂区域826a的变化部分可以被暴露或可以保持被覆盖），其中第三抗蚀剂层827现在仅覆盖通孔开口之一。

现在参考图8e，然后蚀刻开口840中的籽晶层835的暴露部分。根据一个实施例，可以用籽晶蚀刻工艺来去除籽晶层835的暴露部分。此外，在蚀刻暴露的籽晶层835之后，用rie或其他物理蚀刻方法将通孔开口840蚀刻到电介质层815中，以暴露导电层830的顶表面。

现在参考图8f，第三抗蚀剂层827被曝光并显影以将通孔开口840图案化，并暴露籽晶层835的一部分。对于一个实施例，用抗蚀剂剥离化学物质（或其他去除工艺）去除第三抗蚀剂层827。这样，在去除第三抗蚀剂层827之后，去除抗蚀剂区域826b和其余的第二抗蚀剂层826，并且相应地，还去除先前图案化的第一抗蚀剂层825，以提供一个或多个通孔开口840以用于形成一个或多个zm2vs通孔（例如，zm2vs通孔811-812，如图8g中所示）。在一个实施例中，可以与第三抗蚀剂层827同时去除第二抗蚀剂层826（即，在一个步骤中去除两个抗蚀剂层），或者用附加的湿法或干灰去除工艺/步骤去除第二抗蚀剂层826。

现在参考图8g，第二籽晶层836可以被沉积在两个通孔开口840上。例如，第二籽晶层836被沉积在导电层830的暴露的顶表面和籽晶层835的暴露的部分上。对于一个实施例，第二籽晶层是pd籽晶层和/或可以与（一种或多种）pd材料类似的（一种或多种）任何其他催化金属。因此，导电材料（例如，cu或者诸如此类）被沉积（布置或生长在）通孔开口840上和第二籽晶层836上方以形成一个或多个zm2vs通孔811和812。对于一个实施例，zm2vs通孔811-812可以用无电电镀工艺或者诸如此类来形成，并且电耦合到第一籽晶层835。注意，可能不需要第二籽晶层来同时且直接在两个导电层830和835上电解电镀金属。

现在参考图8h，在第一抗蚀剂层825上曝光第二显影步骤以去除抗蚀剂区域825a。这样，在第一抗蚀剂层825的第二显影工艺步骤之后，从抗蚀剂层825显影出抗蚀剂区域825a，留下线开口850以暴露第一籽晶层835的一部分，以用于形成zm2vs线/迹线（例如，zm2vs线810，如图8i中所示）。

现在参考图8i，将导电材料沉积在线开口850和zm2vs通孔811-812上方和周围，以形成zm2vs线810。对于一个实施例，使用第一籽晶层835用电解电镀（或电镀）工艺来电镀zm2vs线810。在布置导电材料之后，现在最终确定zm2vs顶部通孔811。注意，顶部通孔811可以具有耦合到线810的倾斜边缘（或类似的锥形）。

现在参考图8j，去除第一抗蚀剂层825，并且然后蚀刻第一籽晶层835的暴露部分。根据一个实施例，可以用籽晶蚀刻工艺来去除第一籽晶层835。对于一个实施例，在形成第二电介质层之前形成zm2vs线/通孔810-812。

这样，在去除之后，封装层已经使用电解电镀和具有灰度掩模的堆积堆叠形成了zm2vs线通孔，如本文中描述的那样。对于一些实施例，zm2vs线通孔包括导电焊盘830上的电介质815（例如，bf层）、穿过电介质815垂直地延伸到导电焊盘830的顶表面上的第一籽晶层836（例如，沉积在暴露的导电焊盘上的pd籽晶层）的第一通孔812、电介质815上的导电迹线810和第二籽晶层836上的第二通孔811，第二籽晶层836在电介质815上/上方，其中导电迹线810电耦合到第一通孔812和第二通孔811，并且其中第二通孔811电耦合到导电迹线810的与第一通孔812相对的边缘。因此，导电迹线810可以连接到具有顶部通孔811的顶层（未示出）和具有底部通孔812的底层（或导电焊盘830）两者，而不降低线/通孔810-812的线密度（即，导电迹线810可以在两个方向（导电迹线810上方和/或下方）上被连接到零错位通孔811-812。

现在参考图8k，第二电介质层816被沉积在暴露的zm2vs通孔811-812和zm2vs导电迹线810之上。对于一个实施例，第二电介质层816（例如，bf层）可以用任何适合的工艺来形成，所述工艺诸如层压、喷涂或旋涂涂覆以及固化。对于一个实施例，第二电介质层816被形成为可以完全覆盖zm2vs通孔811的顶表面821的厚度。例如，如与在晶体结构（例如，硅衬底）上的层形成不同，电介质层中的每个可能不是高度均匀的。因此，第二电介质层816可以被形成为大于zm2vs通孔811的厚度，以确保在整个衬底上达到适当的厚度。当第二电介质层816被形成在zm2vs通孔811上方时，可以使用通孔显露工艺（或受控蚀刻工艺）来暴露通孔811的顶表面821，如图8k中所示。通孔显露工艺可以包括机械或化学-机械抛光/去除。

在一个实施例中，电介质去除工艺可以包括湿蚀刻、干蚀刻（例如，等离子体蚀刻）、湿喷砂或激光烧蚀（例如，通过使用准分子激光器）。根据一个附加的实施例，深度受控电介质去除工艺可以仅在zm2vs通孔811附近执行。例如，第二电介质层816的激光烧蚀可以被定位在通孔811的位置附近。在一些实施例中，第二电介质层816的厚度可以被最小化，以便减少暴露通孔811所需的蚀刻时间。在替代实施例中，当可以良好地控制电介质的厚度时，通孔811可以在第二电介质层816的顶表面上方延伸，并且可以省略受控的电介质去除工艺。

注意，基于期望的封装设计，用图8a-8k的工艺流程形成的零错位双通孔堆叠可以包括更少或附加的步骤和/或封装组件。

图9a-9h是根据一些实施例的图示了使用剂量选择性抗蚀剂、bf层和电解电镀形成零错位双通孔堆叠（zm2vs）的方法的工艺流程。如关于图9a-9h所示的这些实施例提供了附加的工艺流程，该工艺流程用多色调掩模（例如，掩模980，如图9a中所示）实现剂量选择性抗蚀剂和多遍（pass）显影。该工艺流程的优点之一在于，其通过使用剂量选择性抗蚀剂简化了制造工艺，该剂量选择性抗蚀剂可以被化学地放大，并且通常是正色调（注意，抗蚀剂也可以是负色调）。这允许较少的组装步骤，包括单次曝光、单次显影和抗蚀剂去除化学物质。

如关于图9a-9h所示的这些实施例提供了附加的图案化步骤，以显影zm2vs堆叠，如本文中描述的那样。用图9a-9h的工艺流程形成的zm2vs与图1-6中所示的zm2vs导电迹线/通孔类似。基于图9a-9h图示并描述了一个这样的实施例，图9a-9h图示了用于形成zm2vs的封装层的横截面视图。在图示的实施例中，示出了zm2vs的形成，然而，要理解，根据本文中描述的实施例，可以同时并以相同的处理操作形成附加特征，诸如附加的线、通孔和/或焊盘。

现在参考图9a，工艺流程的实施例包括在导电层930上沉积电介质层915，其中导电层930具有被电介质层915包围的一个或多个焊盘。在一个实施例中，电介质层915可以是bf层。对于一个实施例，电介质层915可以是堆叠中的一层，该堆叠包括用于形成堆积结构的多个电介质层。这样，电介质层915可以被形成在另一电介质层之上。附加的实施例可以包括在例如芯材料之上形成电介质层915作为第一电介质层，堆叠在该芯材料上形成。

根据一些实施例，籽晶层935被沉积在电介质层915上。对于一个实施例，籽晶层935对于例如来自任何光刻曝光工具的任何光源的任何光可以不是透明的。籽晶层935可以包括但不限于无电沉积的cu和/或溅射的cu、ti/cu、ta/cu、钨（w）/cu以及诸如此类，诸如，其中ti、ta、w可以促进粘附层以及阻挡层。对于另一实施例，籽晶层935可以使用电解电镀工艺来沉积在电介质层915上，并且可以包括pd籽晶材料/层。

对于一些实施例，抗蚀剂层925被沉积在籽晶层935上。例如，当使用干抗蚀剂材料时，抗蚀剂层925可以被层压，或者当使用液体抗蚀剂材料时，抗蚀剂层925可以被狭缝涂覆。对于一个实施例，抗蚀剂层925是可以被化学地放大的剂量选择性抗蚀剂层。对于附加的实施例，抗蚀剂层925可以是正色调，但也可以是负色调。这样，抗蚀剂层925可以用具有一个或多个强度区域981-983的掩模980（例如，具有四个区域的多色调掩模）来曝光。

例如，掩模980的一个或多个强度区域981-983可以包括四个强度区域，诸如暗区域（在掩模980上示出为暗块）、亮区域981、第一灰色区域982和第二灰色区域983，其中例如第二灰色区域983可以比第一灰色区域982更暗（并且因此允许更少的曝光）。因此，在抗蚀剂层925上曝光掩模980之后，可以在抗蚀剂层925上显影一个或多个剂量水平925a-c，其中，基于曝光的水平，剂量水平925a-c中的每个具有单独的显影时间要求。在抗蚀剂层925上曝光掩模980之后，抗蚀剂层925现在被印刷有具有最高剂量和更快/更短显影时间的第一区域925a、具有中等剂量和较慢显影时间的第二区域925b以及具有最低剂量和最慢显影时间的第三区域925c。注意，抗蚀剂层的未曝光区域被标记为925，例如，如一个实施例中所示，未曝光区域在抗蚀剂层925的相对端/边缘上。

现在参考图9b，对于一个实施例，在抗蚀剂层925上曝光第一显影步骤（或快显影步骤），以仅去除以最高剂量曝光的抗蚀剂区域。这样，在抗蚀剂层925上的第一显影曝光之后，从抗蚀剂层925去除第一区域925a，其中抗蚀剂层925因此被图案化以提供开口以暴露籽晶层935的一部分，以用于形成zm2vs通孔（例如，zm2vs通孔912，如图9e中所示）。

现在参考图9c，然后蚀刻籽晶层935的暴露部分，并且因此随后暴露电介质层915的一部分。根据一个实施例，用籽晶蚀刻工艺去除籽晶层935的暴露部分，并且然后用rie（或类似的去除工艺）去除电介质层915。因此，在去除籽晶层935之后，去除并图案化电介质层915的暴露区域以提供暴露导电层930的顶表面的通孔开口940。对于一个实施例，电介质层915形成去往现有导电层930的底部通孔开口940。

现在参考图9d，在抗蚀剂层925上曝光第二显影步骤（或较慢显影步骤），以仅去除以中等剂量曝光的抗蚀剂区域。这样，在抗蚀剂层925上的第一显影曝光之后，从抗蚀剂层925去除第一区域925b，其中抗蚀剂层925因此被图案化以提供开口以暴露籽晶层935的一部分，以用于形成zm2vs通孔（例如，zm2vs通孔911，如图9e中所示）。

现在参考图9e，第二籽晶层936可以被沉积在两个通孔开口940上。例如，第二籽晶层936被沉积在导电层930的暴露的顶表面和籽晶层935的暴露的部分上。对于一个实施例，第二籽晶层是pd籽晶层和/或任何其他催化金属/材料。因此，导电材料（例如，cu或者诸如此类）被沉积在通孔开口940上和第二籽晶层936上方，以形成一个或多个zm2vs通孔911和912。对于一个实施例，zm2vs通孔911-912可以使用无电电镀工艺来形成/电镀，并电耦合到第一籽晶层935。注意，可能不需要第二籽晶层来同时且直接在两个导电层930和935上电解电镀金属。

现在参考图9f，在抗蚀剂层925上曝光第三显影步骤（或最慢显影步骤）以去除以最低剂量曝光的抗蚀剂区域。这样，在抗蚀剂层925上的第三显影曝光之后，从抗蚀剂层925去除第三区域925c，并且因此抗蚀剂层925被图案化以提供线开口950以暴露籽晶层935的一部分，以用于形成zm2vs线/迹线（例如，zm2vs线910，如图9g中所示）。例如，在zm2vs通孔911-912的无电电镀步骤之后，第三区域925c被显影掉，以暴露zm2vs通孔911-912和籽晶层935。

现在参考图9g，将导电材料沉积在线开口950和zm2vs通孔911-912上方和周围，以形成zm2vs线910。在布置导电材料之后，现在最终确定zm2vs顶部通孔911。对于一个实施例，可以使用电解电镀工艺来形成zm2vs线910。注意，顶部通孔911可以具有耦合到线910的倾斜边缘（或类似的锥形）。现在参考图9h，剥离抗蚀剂层925，并去除籽晶层935的其余部分。对于一个实施例，在形成第二电介质层之前形成zm2vs线/通孔910-912。

这样，在去除之后，封装层已经使用电解电镀和具有多色调掩模的堆积堆叠形成了zm2vs线通孔，如本文中描述的那样。对于一些实施例，zm2vs线通孔包括导电焊盘930上的电介质915（例如，bf层）、穿过电介质915垂直地延伸到导电焊盘930的顶表面上的第一籽晶层936的第一通孔912、电介质915上的导电迹线910和第二籽晶层936上的第二通孔911，第二籽晶层936在电介质915上/上方，其中导电迹线910电耦合到第一通孔912和第二通孔912，并且其中第二通孔911电耦合到导电迹线910的与第一通孔912相对的边缘。因此，导电迹线910可以连接到具有顶部通孔911的顶层（未示出）和具有底部通孔912的底层（或导电焊盘930）两者，而不降低线/通孔910-912的线密度（即，导电迹线910可以在两个方向（导电迹线910上方和/或下方）上被连接到零错位通孔911-912）。

根据附加的实施例，第二电介质层可以被沉积在暴露的zm2vs通孔911-912和zm2vs导电迹线910之上。对于附加的实施例，当第二电介质层被形成在zm2vs通孔911上方时，可以使用通孔显露工艺（或受控蚀刻工艺）来暴露通孔911的顶表面。

注意，基于期望的封装设计，用图9a-9h的工艺流程形成的零错位双通孔堆叠可以包括更少或附加的步骤和/或封装组件。

图10a-10i是根据一些实施例的图示了使用具有在透明衬底上的电解（电解的（e-lytic））电镀的pid膜堆叠来形成具有零错位传输通孔的导电迹线的方法的工艺流程。如关于图10a-10i所示的这些实施例提供了用于形成独立式（freestanding）zm2vs的电解的工艺，其可以在载体衬底上使用正色调抗蚀剂和电介质组合，所述载体衬底诸如透明衬底（例如，玻璃载体、聚对苯二甲酸乙二醇酯（pet）、电介质膜/层、有机透明材料和/或任何其他透明材料）。

图10a-10i图示了附加的工艺流程，该工艺流程用多色调掩模（例如，掩模1080，如图10b中所示）实现剂量选择性抗蚀剂和多遍显影。该工艺流程的优点中的一些在于，其使得能够实现单个光刻曝光步骤以及若干个显影和电镀步骤。特别地，这些实施例与透明载体/衬底兼容，这允许实现/组装的zm2vs堆叠被完全层压（或转移）到任何衬底上。这样，这些实施例（i）使用单个光刻曝光步骤（例如，使用具有良好设计的灰度掩模的单个曝光步骤）使得能够实现对通孔堆叠的零错位的工艺流程，但是还进一步使得（ii）工艺流程能够与独立式堆叠（或膜）兼容，该独立式堆叠（或膜）与透明载体、衬底和/或柔性材料兼容。用图10a-10i的工艺流程形成的zm2vs与图1-6中所示的zm2vs导电迹线/通孔类似。基于图10a-10i图示并描述了一个这样的实施例，图10a-10i图示了用于形成zm2vs的封装层的横截面视图。在图示的实施例中，示出了zm2vs的形成，然而，要理解，根据本文中描述的实施例，可以同时并以相同的处理操作形成附加特征，诸如附加的线、通孔和/或焊盘。

现在参考图10a，根据一些实施例，在衬底1001a上沉积导电层1030。对于一个实施例，衬底1001a（或底部衬底）可以包括但不限于载体衬底、透明衬底、玻璃载体、pet、聚二甲基硅氧烷（pdms）、电介质层、有机透明材料和/或任何其他透明材料。另外，对于一个实施例，在导电层1030上方和周围沉积pid层1015，并且然后在pid层1015上沉积籽晶层1035。对于一个实施例，可以用层压、喷涂涂覆、旋涂涂覆或其他已知的沉积方法来沉积pid层1015。导电层1030可以包括被pid层1015包围的一个或多个焊盘（或通孔/线）。

对于一个实施例，籽晶层1035对于例如来自任何光刻曝光工具的任何光源的任何光可以不是透明的。籽晶层1035可以包括无电沉积的cu和/或溅射的cu、ti/cu、ta/cu、钨（w）/cu以及诸如此类。对于一个实施例，籽晶层1035可以使用电解电镀工艺来沉积在pid层1015上，和/或可以使用标准沉积方法来沉积在pid层1015上。

对于一些实施例，在籽晶层1035上沉积抗蚀剂层1025。例如，当使用干抗蚀剂材料时，抗蚀剂层1035可以被层压，或者当使用液体抗蚀剂材料时，抗蚀剂层1035可以被狭缝涂覆。对于一个实施例，抗蚀剂层1025是可以被化学地放大的剂量选择性抗蚀剂层。对于附加的实施例，抗蚀剂层1025可以是正色调，但是也可以是负色调。此外，在抗蚀剂层1025上沉积衬底1001b（或顶部衬底），其中衬底1001b可以包括但不限于载体衬底、透明衬底、玻璃载体、pet、pdms、电介质层、有机透明材料和/或任何其他透明材料。

现在参考图10b，抗蚀剂层1025可以用具有一个或多个强度区域1081-1083的掩模1080（例如，具有四个区域的多色调掩模）来曝光（注意，透明衬底1001b不干扰掩模1080的曝光）。例如，掩模1080的一个或多个强度区域1081-1083可以包括四个强度区域，诸如暗区域（在掩模1080上示出为暗块）、亮区域1081、第一灰色区域1082和第二灰色区域1083，其中例如第二灰色区域1083可以比第一灰色区域1082更暗（并且因此允许更少的曝光）。因此，在抗蚀剂层1025上曝光掩模1080之后，可以在抗蚀剂层1025上显影一个或多个剂量水平1025a-c，其中，基于曝光的水平，剂量水平1025a-c中的每个具有单独的显影时间要求。

在抗蚀剂层1025上同时选择性曝光掩模1080之后，抗蚀剂层1025现在被印刷有具有最高剂量和更快/更短显影时间的第一区域1025a、具有中等剂量和较慢显影时间的第二区域1025b以及具有最低剂量和最慢显影时间的第三区域1025c。注意，抗蚀剂层的未曝光区域被标记为1025，例如，如一个实施例中所示，未曝光区域在抗蚀剂层1025的相对端/边缘上。

现在参考图10c，一旦已经用掩模1080选择性地曝光抗蚀剂层1025，就可以去除衬底1001b。另外，在抗蚀剂层1025上曝光第一显影步骤以仅去除以最高剂量曝光的抗蚀剂区域（即，对其他曝光区域具有最小影响）。这样，在抗蚀剂层1025上的第一显影曝光之后，从抗蚀剂层1025去除第一区域1025a，其中抗蚀剂层1025因此被图案化以提供开口以暴露籽晶层1035的一部分，以用于形成zm2vs通孔（例如，zm2vs通孔1012，如图10f中所示）。

现在参考图10d，然后蚀刻籽晶层1035的暴露部分，并且因此随后暴露电介质层1015的一部分。根据一个实施例，用籽晶蚀刻工艺去除籽晶层1035的暴露部分，并且因此，籽晶层1035的去除的暴露部分现在可以被用作掩模，以图案化下划线的pid层1015的暴露区域。

现在参考图10e，在抗蚀剂层1025和pid层1015的暴露区域上实现泛光曝光。对于另一实施例，泛光曝光可以使用不透明的籽晶作为掩模（未示出）以仅曝光其中已经去除籽晶层1035的pid层1015的部分。例如，为了避免在曝光pid层1015时进一步曝光抗蚀剂层1025，pid层1015可能需要比抗蚀剂层1025敏感得多（即，需要非常低的剂量以变得可显影的）或对另一波长敏感。

在泛光曝光之后，pid层1015的曝光区域被显影（或图案化）以提供暴露导电层1030的顶表面的通孔开口1040。对于一个实施例，pid层1015的显影区域形成去往现有导电层1030的底部通孔开口1040，其中pid层1015可以通过剂量、波长或其他方式被选择性地触发。例如，仅当达到指定剂量或波长时才曝光pid层1015，而抗蚀剂层1025不受附加泛光曝光影响。以上面的示例继续，可以以<10mj/cm²触发pid层1015，但是抗蚀剂层1025的先前曝光的中等/低剂量区域1025b-c特别地仅可以在>>>10mj/cm²之上触发（即，抗蚀剂层1025的其余剂量区域可能不受pid层1015的泛光曝光步骤的影响/感光（affect））。注意，这是示例，并且剂量不限于10mj/cm²，但是可以说明在光致抗蚀剂层（photoresistlayer）1025和pid层1015之间对剂量中的差异的需要。

对于一个实施例，在抗蚀剂层1025上曝光第二显影步骤以去除以中等剂量（或第2高剂量）曝光的抗蚀剂区域。这样，在抗蚀剂层1025上的第二显影曝光之后，从抗蚀剂层1025去除第二区域1025b，并且因此抗蚀剂层1025被图案化以提供通孔开口1040以暴露籽晶层1035的一部分，以用于形成zm2vs通孔（例如，zm2vs通孔1011，如图10f中所示）。

现在参考图10，第二籽晶层1036可以在两个通孔开口1040上沉积。例如，第二籽晶层936被沉积在导电层1040的暴露的顶表面和籽晶层935的暴露的部分上。对于一个实施例，第二籽晶层是pd籽晶层和/或任何其他催化金属/材料。因此，导电材料（例如，cu或者诸如此类）被沉积在通孔开口1040上和第二籽晶层1036上方，以形成一个或多个zm2vs通孔1011和1012。对于一个实施例，zm2vs通孔1011-1012可以使用无电电镀工艺来形成/电镀，并且电耦合到第一籽晶层935。注意，可能不需要第二籽晶层来同时且直接在两个导电层930和935上电解电镀金属。

现在参考图10f，在通孔开口1040上生长导电材料（例如，cu或者诸如此类），以通过电化学反应形成一个或多个zm2vs通孔1011和1012。例如，导电材料被沉积在导电层1030的暴露的顶表面上以形成底部zm2vs通孔1012，并且导电材料被沉积在籽晶层1035的暴露的部分上以形成顶部zm2vs通孔1011。对于一个实施例，zm2vs通孔1011-1012可以使用无电电镀工艺来形成/电镀，并电耦合到籽晶层1035。注意，底部通孔1012的顶表面可以被沉积在籽晶层1035上方和/或下方（或与籽晶层1035在相同的水平/层上）。

现在参考图10g，在抗蚀剂层1025上曝光第三显影步骤，以去除以最低剂量曝光的抗蚀剂区域。这样，在抗蚀剂层1025上的第三显影曝光之后，从抗蚀剂层1025去除第三区域1025c，并且因此抗蚀剂层1025被图案化以提供线开口1050以暴露籽晶层1035的一部分，以用于形成zm2vs线/迹线（例如，zm2vs线1010，如图10h中所示）。例如，在zm2vs通孔1011-1012的无电电镀步骤之后，第三区域1025c被显影掉，以暴露zm2vs通孔1011-1012和籽晶层1035。

现在参考图10h，因此，将导电材料沉积在线开口1050和zm2vs通孔1011-1012上方和周围，以形成zm2vs线1010。在布置导电材料之后，现在最终确定zm2vs顶部通孔1011。对于一个实施例，可以使用电解电镀工艺来形成zm2vs线1010。注意，顶部通孔1011（或底部通孔）可以具有耦合到线1010的倾斜边缘（或类似的锥形）。

现在参考图10i，剥离抗蚀剂层1025，并且去除籽晶层1035的其余部分。对于一个实施例，在例如形成第二电介质层之前，形成zm2vs线/通孔1010-1012。对于另一实施例，基于期望的封装设计，可以经由层压或其他已知方法（未示出）将以图10i示出的封装层转移到一个或多个不同的衬底上。例如，一个或多个衬底可以包括图案化的bf、硅、织物、印刷电路板（pcb）、柔性电子器件以及任何其他期望的衬底。

这样，在去除之后，封装层已经使用电解电镀在透明衬底/载体和具有掩模（例如，多色调、灰度掩模）的pid膜堆叠上形成zm2vs线通孔，如本文中描述的那样。对于一些实施例，zm2vs线通孔包括导电焊盘1030上的电介质1015（例如，pid层）、穿过电介质1015垂直地延伸到导电焊盘1030的顶表面上的第一籽晶层1036的第一通孔1012、电介质1015上的导电迹线1010以及第二籽晶层1036上的第二通孔1011，第二籽晶层1036在电介质1015上/上方，其中导电迹线1010电耦合到第一通孔1012和第二通孔1011，并且其中第二通孔1011电耦合到导电迹线1010的与第一通孔1012相对的边缘。因此，导电迹线1010可以连接到具有顶部通孔1011的顶层（未示出）和具有底部通孔1012的底层（或导电焊盘1030）两者，而不降低线/通孔1010-1012的线密度（即，导电迹线1010可以在两个方向（导电迹线1010上方和/或下方）上被连接到零错位通孔1011-1012。

根据附加的实施例，第二电介质层可以被沉积在暴露的zm2vs通孔1011-1012和zm2vs导电迹线1010之上。对于附加的实施例，当第二电介质层被形成在zm2vs通孔1011上方时，可以使用通孔显露工艺（或受控蚀刻工艺）来暴露通孔1011的顶表面，其中可以使用暴露的顶表面来耦合到一个或多个衬底（如果zm2vs被转移到另一衬底上）。

图10a-10i的工艺流程的优点中的一些在于，图示了单步曝光和图案化工艺，该工艺结合了剂量选择性可图案化抗蚀剂层（或光致抗蚀剂（pr）层）、金属籽晶、电介质层以及透明载体，以在迹线与通孔之间构建具有零错位的通孔-迹线-通孔。这样，图示的工艺流程可以消除光刻工具对工具错位，并进一步简化总体光刻工艺。另外，该工艺通过实现通孔堆叠的零错位来提高总体成本效率。同样，该工艺流程使得能够并入许多封装需求中，包括但不限于增加i/o密度、改善重新分布层以及并入多种封装设计中。

注意，基于期望的封装设计，用图10a-10i的工艺流程形成的零错位双通孔堆叠可以包括更少或附加的步骤和/或封装组件。

图11是图示了计算机系统的示意框图，该计算机系统利用具有导电迹线的器件封装，该导电迹线具有零错位传输通孔，如本文中描述的那样。图11图示了计算设备1100的示例。计算设备1100容纳母板1102。母板1102可以包括多个组件，包括但不限于处理器1104、器件封装1110和至少一个通信芯片1106。处理器1104被物理地和电耦合到母板1102。对于一些实施例，至少一个通信芯片1106也被物理地和电耦合到母板1102。对于其他实施例，至少一个通信芯片1106是处理器1104的部分。

取决于其应用，计算设备1100可以包括可以或可以不被物理地和电耦合到母板1102的其他组件。这些其他组件包括但不限于易失性存储器（例如dram）、非易失性存储器（例如rom）、闪存、图形处理器、数字信号处理器、密码处理器、芯片集、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（gps）设备、指南针、加速度计、陀螺仪、扬声器、相机和大容量存储设备（诸如硬盘驱动器、压缩盘（cd）、数字通用盘（dvd）等）。

至少一个通信芯片1106使能无线通信以用于向计算设备1100传递数据和从计算设备1100传递数据。术语“无线”和其派生词可以被用于描述电路、设备、系统、方法、技术、通信信道等，其可以通过使用通过非固体介质的调制电磁辐射来传送数据。该术语不暗示相关联的设备不包含任何线，尽管在一些实施例中它们可能不包含任何线。至少一个通信芯片1106可以实现多种无线标准或协议中的任一种，包括但不限于wi-fi（ieee802.11系列）、wimax（ieee802.16系列）、ieee802.20、长期演进（lte）、ev-do、hspa+、hsdpa+、hsupa+、edge、gsm、gprs、cdma、tdma、dect、蓝牙、其衍生物以及被指定为3g、4g、5g及以上的任何其他无线协议。计算设备1100可以包括多个通信芯片1106。例如，第一通信芯片1106可以专用于诸如wi-fi和蓝牙之类的较短程无线通信，并且第二通信芯片1106可以专用于诸如gps、edge、gprs、cdma、wimax、lte、ev-do以及其他之类的较长程无线通信。

计算设备1100的处理器1104包括封装在处理器1104内的集成电路管芯。器件封装1110可以是但不限于封装衬底和/或印刷电路板。器件封装1110可以包括计算设备1100的一个或多个zm2vs线/通孔（如图1-10中所示）。

注意，器件封装1110可以是单个组件、组件的子集和/或整个系统，因为zm2vs线/通孔可以限于器件封装1110和/或计算设备1100中需要zm2vs的任何其他组件。

对于一些实施例，集成电路管芯可以与一个或多个器件一起被封装在器件封装1110上，该器件封装1110包括供无线通信使用的热稳定rfic和天线。术语“处理器”可以是指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以被存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的部分。

至少一个通信芯片1106还包括封装在通信芯片1106内的集成电路管芯。对于一些实施例，通信芯片的集成电路管芯可以与一个或多个器件一起被封装在器件封装1110上，如本文中描述的那样。

下面的示例关于进一步的实施例。不同实施例的各种特征可以不同地与包括的一些特征和排除的其他特征相结合，以适合多种不同的应用。

以下示例涉及进一步的实施例：

示例1是一种器件封装，包括：导电焊盘上的电介质；第一籽晶上的第一通孔，第一籽晶在导电焊盘的顶表面上，其中第一通孔延伸穿过电介质；电介质上的导电迹线；以及第二籽晶层上的第二通孔，第二籽晶在电介质上。导电迹线连接到第一通孔和第二通孔。第二通孔连接到导电迹线的与第一通孔相对的边缘。

在示例2中，示例1的主题可以可选地包括进一步包括在电介质上的导电迹线之前在电介质上的籽晶。籽晶电耦合到导电迹线。

在示例3中，示例1-2中的任一个的主题可以可选地包括导电迹线，该导电迹线电耦合到第一通孔和第二通孔。

在示例4中，示例1-3中的任一个的主题可以可选地包括进一步包括电介质、导电迹线以及第一和第二通孔上的第二电介质。第二电介质暴露第二通孔的顶表面。

在示例5中，示例1-4中的任一个的主题可以可选地包括电介质，该电介质包括可光成像电介质膜或堆积膜。

在示例6中，示例1-5中的任一个的主题可以可选地包括：在形成导电迹线、第一通孔和第二通孔之前，进一步包括籽晶上的选择性抗蚀剂。选择性抗蚀剂包括：正色调干膜抗蚀剂材料；以及具有一个或多个强度区域的掩模。掩模基于掩模的一个或多个强度区域在选择性抗蚀剂上印刷一个或多个剂量区域。

在示例7中，示例1-6中的任一个的主题可以可选地包括选择性抗蚀剂上的一个或多个剂量区域具有一个或多个不同的显影时间，该显影时间图案化用于导电迹线以及第一和第二通孔的选择性抗蚀剂。

在示例8中，示例1-7中的任一个的主题可以可选地包括：选择性抗蚀剂的一个或多个不同的显影时间包括在第一剂量区域上的第一显影时间、在第二剂量区域上的第二显影时间以及在第三剂量区域的第三显影时间。

在示例9中，示例1-8中的任一个的主题可以可选地包括：第一剂量区域被图案化以形成第一通孔，第二剂量区域被图案化以形成第二通孔，并且第三剂量区域被图案化为形成导电迹线。

在示例10中，示例1-9中的任一个的主题可以可选地包括：导电迹线、第一通孔和第二通孔被电解电镀。

在示例11中，示例1-10中的任一个的主题可以可选地包括：导电焊盘在透明衬底上。

在示例12中，示例1-11中的任一个的主题可以可选地包括透明衬底，该透明衬底包括玻璃载体、聚对苯二甲酸乙二醇酯（pet）、电介质膜、聚二甲基硅氧烷（pdms）、有机透明材料或一种或多种透明材料。

在示例13中，示例1-12中的任一个的主题可以可选地包括导电迹线，该导电迹线具有基本上等于第一通孔的线密度和第二通孔的线密度的线密度。

在示例14中，示例1-13中的任一个的主题可以可选地包括：在形成导电迹线、第一通孔和第二通孔之前，进一步包括籽晶上的第一选择性抗蚀剂和第二选择性抗蚀剂。第二选择性抗蚀剂在第一选择性抗蚀剂上。第一和第二选择性抗蚀剂包括负色调干抗蚀剂材料。

在示例15中，示例1-14中的任一个的主题可以可选地包括被图案化以在籽晶上形成一个或多个开口的堆叠的第一和第二选择性抗蚀剂。第三抗蚀剂被沉积在一个或多个开口和第二选择性抗蚀剂上。

在示例16中，示例1-15中的任一个的主题可以可选地包括：第二选择性抗蚀剂和第三抗蚀剂被去除并图案化以形成用于第一和第二通孔的一个或多个通孔开口。

在示例17中，示例1-16中的任一个的主题可以可选地包括被转移并电耦合到第二衬底的透明衬底上的导电焊盘。

示例18是一种形成器件封装的方法，该方法包括：在导电焊盘上布置电介质；在第一籽晶上布置第一通孔，并且第一籽晶在导电焊盘的顶表面上。第一通孔延伸穿过电介质；在电介质上布置导电迹线；以及在第二籽晶层上布置第二通孔，第二籽晶在电介质上。

导电迹线连接到第一通孔和第二通孔。第二通孔连接到导电迹线的与第一通孔相对的边缘。

在示例19中，示例18的主题可以可选地包括：进一步包括在电介质上的导电迹线之前在电介质上布置籽晶。籽晶电耦合到导电迹线。

在示例20中，示例18-19中的任一个的主题可以可选地包括电耦合到第一通孔和第二通孔的导电迹线。

在示例21中，示例18-20中的任一个的主题可以可选地包括：进一步包括在电介质、导电迹线以及第一和第二通孔上布置第二电介质。第二电介质暴露第二通孔的顶表面。

在示例22中，示例18-21中的任一个的主题可以可选地包括电介质，该电介质包括可光成像电介质膜或堆积膜。

在示例23中，示例18-22中的任一个的主题可以可选地包括：在形成导电迹线、第一通孔和第二通孔之前，进一步包括在籽晶上布置选择性抗蚀剂。选择性抗蚀剂包括正色调干膜抗蚀剂材料；以及在选择性抗蚀剂上曝光具有一个或多个强度区域的掩模。掩模基于掩模的一个或多个强度区域在选择性抗蚀剂上印刷一个或多个剂量区域。

在示例24中，示例18-23中的任一个的主题可以可选地包括：选择性抗蚀剂上的一个或多个剂量区域具有一个或多个不同的显影时间，该显影时间图案化用于导电迹线以及第一和第二通孔的选择性抗蚀剂。

在示例25中，示例18-24中的任一个的主题可以可选地包括选择性抗蚀剂的一个或多个不同的显影时间，该显影时间包括在第一剂量区域上的第一显影时间、在第二剂量区域上的第二显影时间以及在第三剂量区域上的第三显影时间。

在示例26中，示例18-25中的任一个的主题可以可选地包括：被图案化以形成第一通孔的第一剂量区域、被图案化以形成第二通孔的第二剂量区域以及被图案化以形成导电迹线的第三剂量区域。

在示例27中，示例18-26中的任一个的主题可以可选地包括：导电迹线、第一通孔和第二通孔被电解电镀。

在示例28中，示例18-27中的任一个的主题可以可选地包括：导电焊盘在透明衬底上。

在示例29中，示例18-28中的任一个的主题可以可选地包括透明衬底，该透明衬底包括玻璃载体、pet、电介质膜、pdms、有机透明材料或一种或多种透明材料。

在示例30中，示例18-29中的任一个的主题可以可选地包括：导电迹线具有基本上等于第一通孔的线密度和第二通孔的线密度的线密度。

在示例31中，示例18-30中的任一个的主题可以可选地包括：在形成导电迹线、第一通孔和第二通孔之前，进一步包括在籽晶上布置第一选择性抗蚀剂和第二选择性抗蚀剂。第二选择性抗蚀剂在第一选择性抗蚀剂上。第一和第二选择性抗蚀剂包括负色调干抗蚀剂材料。

在示例32中，示例18-31中的任一个的主题可以可选地包括：堆叠的第一和第二选择性抗蚀剂被图案化以在籽晶上形成一个或多个开口。第三抗蚀剂被沉积在一个或多个开口和第二选择性抗蚀剂上。

在示例33中，示例18-32中的任一个的主题可以可选地包括：第二选择性抗蚀剂和第三抗蚀剂被去除并图案化以形成用于第一和第二通孔的一个或多个通孔开口。

在示例34中，示例18-33中的任一个的主题可以可选地包括被转移并电耦合到第二衬底的透明衬底上的导电焊盘。

示例35是一种器件封装，包括：导电焊盘上的电介质；第一籽晶上的第一通孔，并且第一籽晶在导电焊盘的顶表面上。第一通孔延伸穿过电介质；电介质上的导电迹线；第二籽晶层上的第二通孔，并且第二籽晶在电介质上。导电迹线连接到第一通孔和第二通孔。第二通孔连接到导电迹线的与第一通孔相对的边缘；第一级互连（fli）焊盘上的管芯。fli焊盘连接到第二个通孔；以及第二级互连（sli）焊盘上的互连封装层。sli焊盘连接到第一通孔。

在示例36中，示例35的主题可以可选地包括：进一步包括：一条或多条导电迹线，其具有一个或多个第一通孔和一个或多个第二通孔；以及互连封装层，其具有彼此堆叠的一个或多个互连封装层。一个或多个封装层连接到一条或多条导电迹线、第一通孔和第二通孔。

在示例37中，示例35-36中的任一个的主题可以可选地包括：进一步包括在电介质上的导电迹线之前在电介质上的籽晶。籽晶电耦合到导电迹线。

在示例38中，示例35-37中的任一个的主题可以可选地包括：导电迹线电耦合到第一通孔和第二通孔。

在示例39中，示例35-38中的任一个的主题可以可选地包括：进一步包括在电介质、导电迹线以及第一和第二通孔上的第二电介质。第二电介质暴露第二通孔的顶表面。

在示例40中，示例35-39中的任一个的主题可以可选地包括电介质，该电介质包括可光成像电介质膜或堆积膜。

在示例41中，示例35-40中的任一个的主题可以可选地包括：在形成导电迹线、第一通孔和第二通孔之前，进一步包括籽晶上的选择性抗蚀剂。选择性抗蚀剂包括正色调干膜抗蚀剂材料；以及具有一个或多个强度区域的掩模。掩模基于掩模的一个或多个强度区域在选择性抗蚀剂上印刷一个或多个剂量区域。

在示例42中，示例35-41中的任一个的主题可以可选地包括：选择性抗蚀剂上的一个或多个剂量区域具有一个或多个不同的显影时间，该显影时间图案化用于导电迹线以及第一和第二通孔的选择性抗蚀剂。

在示例43中，示例35-42中的任一个的主题可以可选地包括选择性抗蚀剂的一个或多个不同的显影时间，其包括在第一剂量区域上的第一显影时间、在第二剂量区域上的第二显影时间以及在第三剂量区域上的第三显影时间。

在示例44中，示例35-43中的任一个的主题可以可选地包括被图案化以形成第一通孔的第一剂量区域、被图案化以形成第二通孔的第二剂量区域以及被图案化以形成导电迹线的第三剂量区域。

在示例45中，示例35-44中的任一个的主题可以可选地包括导电迹线、第一通孔和第二通孔被电解电镀。

在示例46中，示例35-45中的任一个的主题可以可选地包括透明衬底上的导电焊盘。

在示例47中，示例35-46中的任一个的主题可以可选地包括透明衬底，该透明衬底包括玻璃载体、pet、电介质膜、pdms、有机透明材料或一种或多种透明材料。

在示例48中，示例35-47中的任一个的主题可以可选地包括：导电迹线具有基本上等于第一通孔的线密度和第二通孔的线密度的线密度。

在示例49中，示例35-48中的任一个的主题可以可选地包括：在形成导电迹线、第一通孔和第二通孔之前，进一步包括在籽晶上的第一选择性抗蚀剂和第二选择性抗蚀剂。第二选择性抗蚀剂在第一选择性抗蚀剂上。第一和第二选择性抗蚀剂包括负色调干抗蚀剂材料。

在示例50中，示例35-49中的任一个的主题可以可选地包括：堆叠的第一和第二选择性抗蚀剂被图案化以在籽晶上形成一个或多个开口。第三抗蚀剂被沉积在一个或多个开口和第二选择性抗蚀剂上。

在示例51中，示例35-50中的任一个的主题可以可选地包括：第二选择性抗蚀剂和第三抗蚀剂被去除并图案化以形成用于第一和第二通孔的一个或多个通孔开口。

在示例52中，示例35-51中的任一个的主题可以可选地包括：透明衬底上的导电焊盘被转移并电耦合到第二衬底。

在前述说明书中，已经关于其具体示例性实施例描述了实施例。将明显的是，在不脱离更广泛的精神和范围的情况下，可以对其进行各种修改。因此，说明书和附图要被视为说明性的意义而不是限制性的意义。