本发明通常涉及半导体制造及集成电路，尤其涉及硅控整流器、静电放电电路，以及制造用于静电放电电路的硅控整流器的方法。
背景技术：
集成电路可能暴露于静电放电(electrostatic discharge；ESD)事件，该ESD事件可将潜在大的、破坏性的ESD电流引导至芯片的集成电路。ESD事件包括短时间内自源例如人体或金属物体的电性放电，且可向集成电路输送大量电流。通过例如在芯片中纳入ESD保护电路可保护集成电路免受ESD事件影响。当发生ESD事件时，该ESD保护电路触发功率钳制装置进入低阻抗、导电状态，从而提供将ESD电流引导至地并远离该集成电路的路径。该ESD保护装置将该功率钳制装置保持于其导电状态直至ESD电流耗散并使ESD电压放电至可接受的水平。
硅控整流器(silicon-controlled rectifier；SCR)是多层固态装置，在ESD保护电路中常被用作功率钳制装置。在其高阻抗状态下，该硅控整流器将电流传导限于漏电流。不过，触发信号可将该硅控整流器切换至低阻抗状态，以在其阳极与阴极之间传导电流。在移除该触发信号以后，只要来自ESD事件的传导电流超过保持电流，该SCR就保持于其低阻抗状态。当传导电流降至低于该保持电流时，该SCR返回其高阻抗状态。
需要改进的硅控整流器、静电放电电路，以及制造用于静电放电电路的硅控整流器的方法。
技术实现要素：
依据一个实施例，一种用于硅控整流器的装置结构包括位于半导体层中的第一导电类型的第一阱，位于该半导体层中的第二导电类型的第二阱，与该第一阱耦接的阴极，以及与该第二阱耦接的阳极。第一及第二体接触与该第一阱耦接，且该第一及第二体接触分别具有该第一导电类型。
依据一个实施例，一种静电放电保护电路包括硅控整流器，该硅控整流器具有位于半导体层中的第一导电类型的第一阱，位于该半导体层中的第二导电类型的第二阱，与该第一阱耦接的阴极，与该第二阱耦接的阳极，与该第一阱耦接的第一体接触，以及与该第一阱耦接的第二体接触。该第一及第二体接触分别具有该第一导电类型。触发装置与该第一体接触耦接。
依据一个实施例，一种形成用于硅控整流器的装置结构的方法包括在半导体层中形成第一导电类型的第一阱，在该半导体层中形成第二导电类型的第二阱，形成与该第一阱耦接的阴极，形成与该第二阱耦接的阳极，以及形成与该第一阱耦接的第一体接触。该方法还包括形成与该第一阱耦接的第二体接触。该第一及第二体接触分别具有该第一导电类型。
附图说明
包含于并构成本说明书的一部分的附图说明本发明的各种实施例，并与上面所作的本发明的概括说明以及下面所作的实施例的详细说明一起用以解释本发明的实施例。
图1至3显示依据本发明的实施例处于制程方法的连续制造阶段中的装置结构的剖视图。
图4显示包括图3的装置结构的电路图。
图5显示依据本发明的实施例处于制程方法的初始制造阶段中的装置结构的顶视图。
图6显示大体沿图5中的线6-6所作的剖视图。
图7显示处于下一制造阶段的类似图6的剖视图。
具体实施方式
请参照图1并依据本发明的实施例，绝缘体上半导体(semiconductor-on-insulator；SOI)衬底10包括装置层12、埋置绝缘体层14，以及操作晶圆16。装置层12通过中间的埋置绝缘体层14与操作晶圆16隔开且远薄于操作晶圆16。装置层12位于埋置绝缘体层14的顶部表面上并通过埋置绝缘体层14与操作晶圆16电性绝缘。埋置绝缘体层14可由电性绝缘体组成，且尤其可构成由二氧化硅(例如，SiO2)组成的埋置氧化物层。通过前端工艺(front-end-of-line；FEOL)制程利用SOI衬底10形成用于硅控整流器的装置结构，如下所述。
沟槽隔离区18形成于装置层12中并定义装置层12的半导体材料的装置区的尺寸、几何形状，以及外边界，在该装置区中形成用于硅控整流器的装置结构。沟槽隔离区18可通过浅沟槽隔离(shallow trench isolation；STI)技术形成，该技术依靠光刻及干式蚀刻制程来定义深度到达埋置绝缘体层14的顶部表面的沟槽，沉积电性绝缘体来填充该沟槽，以及利用例如化学机械抛光(chemical mechanical polishing；CMP)相对装置层12的顶部表面平坦化该电性绝缘体。沟槽隔离区18可由介电材料组成，例如通过CVD沉积的硅的氧化物(例如，SiO2)。
在通过沟槽隔离区18建立的该装置区内的装置层12中形成并列阱20、22。在该装置区中形成阱20之前或之后，可在该装置区中形成阱22。阱20、22由具有相反导电类型的轻掺杂半导体材料组成，且在装置层12中彼此相邻设置。
可例如通过在装置层12的该装置区中的选定位置执行离子注入引入掺杂物来形成阱20。可例如通过在装置层12的该装置区中的不同选定位置执行离子注入引入不同的掺杂物来形成阱22。可使用相应的图案化注入掩膜来定义阱20、22的该选定位置，并在形成各阱20、22以后将其剥离。阱20的半导体材料可包括有效赋予n型导电性的来自周期表的第V族的n型掺杂物(例如，磷(P)或砷(As))。阱22的半导体材料可包括有效赋予p型导电性的选自周期表的第III族的p型掺杂物(例如，硼)。注入条件(例如，动能及剂量)经选择以形成具有所需掺杂分布及浓度的各阱20、22。在一个实施例中，阱20、22可由通过选择注入条件形成的轻掺杂半导体材料构成。
请参照图2，其中类似的附图标记表示图1中类似的特征，且在下一制造阶段，在装置层12的该装置区内的阱20、22中作为掺杂区形成接触24、26、28、30、32。在该装置区中形成接触28、30、32之前或之后，可在该装置区中形成接触24、26。
接触24是位于阱20中的掺杂区且接触26是位于阱22中的掺杂区。接触24、26具有相同的导电类型。接触24由具有与轻掺杂阱20相同的导电类型的重掺杂半导体材料组成。接触26由具有与轻掺杂阱22相反的导电类型的重掺杂半导体材料构成的掺杂区组成。例如通过在装置层12的该装置区中的选定位置执行离子注入引入掺杂物可形成接触24、26。可使用图案化注入掩膜来定义接触24、26的该选定位置，并在注入以后将其剥离。在阱20为n型半导体材料且阱22为p型半导体材料的实施例中，构成接触24、26的半导体材料可包括有效赋予n型导电性的n型掺杂物。注入条件经选择以形成具有所需掺杂分布及浓度的各接触24、26。
接触28是位于阱20中的掺杂区且接触30、32是位于阱22中的不同位置的掺杂区。接触28由具有与轻掺杂阱20相反的导电类型的重掺杂半导体材料组成，且接触30、32由具有与轻掺杂阱22相同的导电类型的重掺杂半导体材料组成。例如通过在装置层12的该装置区中的选定位置执行离子注入引入掺杂物可形成接触28、30、32。可使用图案化注入掩膜来定义接触28、30、32的该选定位置，并在注入以后将其剥离。在阱20为n型半导体材料且阱22为p型半导体材料的实施例中，接触28、30、32的半导体材料可包括有效赋予p型导电性的p型掺杂物。注入条件经选择以形成具有所需掺杂分布及浓度的各接触28、30、32。
本文中所使用的重掺杂半导体材料可被视为具有高于轻掺杂半导体材料的掺杂物浓度至少一个量级的掺杂物浓度。例如，重掺杂半导体材料的代表性掺杂物浓度可大于或等于1018cm-3，且轻掺杂半导体材料的代表性掺杂物浓度可小于或等于1016cm-3。
所得装置结构是包括额外接触30的硅控整流器(SCR)25。接触28充当SCR 25的阳极，接触26充当SCR 25的阴极，接触24充当阱20的体接触，以及接触32充当阱22的体接触。SCR 25包括p-n结34、36、38，跨越各该p-n结，半导体材料的导电类型从n型变为p型。接触28与阱20邻接以定义p-n结34，阱20与阱22邻接以定义p-n结36，以及接触26与阱22邻接以定义p-n结38。
接触30充当接触32之外的另一个体接触，但不与阳极耦接。接触30代表SCR 25的触发区，其通过阱22与接触26(其同样位于阱22中并充当SCR 25的阴极)耦接，且通过阱22与接触32(其同样位于阱22中并充当SCR 25的体接触)耦接。接触30物理横向位于接触26与接触32之间的阱22中。阱22的部分位于接触30的外边界与充当阴极的接触26之间。阱22的另一部分位于接触30的外边界与充当体接触的接触32之间。阱22的这些部分代表电阻，其可被分解为垂直及水平分量，如下所述。
在一个替代实施例中，该制程可通过使用块体衬底例如块体硅晶圆而不是SOI衬底10执行。在此情况下，具有相反导电类型的阱20、22形成于该块体衬底的半导体材料中并定义掺杂半导体材料区(tub)，在该些区中形成接触24、26以及接触28、30、32。与沟槽隔离区18类似，沟槽隔离区形成于该块体衬底中并使接触24、26、28、30、32的相邻对彼此电性隔离。
请参照图3及4，其中类似的附图标记表示图2中类似的特征，且在下一制造阶段，在该装置区中的装置层12的顶部表面上形成特征40、42、44、46。特征40主要覆盖横向位于接触24与28之间的阱20的部分。特征42主要覆盖横向位于接触26与28之间的阱20与阱22的邻接部分。特征44主要覆盖横向位于接触26与30之间的阱22的部分。特征46主要覆盖横向位于接触30与32之间的阱22的部分。在不被特征40、42、44、46覆盖的装置层12的顶部表面的表面区域上可形成硅化物层(未显示)。特征40、42、44、46可由介电材料组成，该介电材料为电性绝缘体，例如二氧化硅(SiO2)或氮化硅(Si3N4)，通过例如CVD沉积并图案化。
接着执行中间工艺(middle-of-line；MOL)及后端工艺(back-end-of-line；BEOL)制程，其包括在SCR 25上方形成局部互连层级的垂直互连接触及布线，以及形成通过该局部互连布线与SCR25耦接的BEOL互连层级的介电层、金属填充过孔以及金属布线。垂直互连接触、金属填充过孔以及金属布线的网络定义布线路径。
SCR 25可为芯片的ESD保护电路50的元件，该ESD保护电路还包括用以在ESD脉冲的条件下触发SCR 25的一串二极管52、54。布线路径56将SCR 25的接触24与二极管52的一个端子连接，且布线路径57将二极管54的一个端子与SCR 25的接触30连接。二极管52、54的另一个端子通过布线路径58连接，以使二极管52、54串联连接。布线路径59将接触26(其充当SCR 25的阴极)及接触32(其充当SCR25的体接触)与地连接。接触28(其充当SCR 25的阳极)通过布线路径61与输入/输出(I/O)垫60连接，该I/O垫还可与该芯片的核心集成电路耦接。I/O垫60(容易发生ESD事件)是该芯片上的互连结构的最顶部层级中的小导电区，外部导体(例如，导线或球型接点)可在此与该芯片耦接。在输入/输出垫14，信号可自该芯片的外部环境传输至该芯片的核心集成电路以及自该核心集成电路传输至该外部环境。该芯片的该核心集成电路可由通过前端工艺(FEOL)制程形成的装置组成且可包括各种特定电路及装置，例如通过互补金属氧化物半导体(complementary-metal-oxide-semiconductor；CMOS)制程制造的场效应晶体管。
接触30向保护电路50中引入额外的电阻，如图4中示意显示。尤其，引入因接触30的存在而导致的垂直电阻分量RV3，其叠加于接触26与接触32之间的垂直电阻分量RV1、垂直电阻分量RV2、水平电阻分量Rh1、水平电阻分量Rh2。这些电阻分量由阱22的轻掺杂半导体材料的部分提供。接触30提供将二极管52、54与接触32及阱22耦接的额外电流路径。在ESD事件期间，在接触30引入的额外电流提升阱22的电位并帮助触发SCR 25。
请参照图5及6，其中类似的附图标记表示图1至4中类似的特征，且依据替代实施例，作为SCR 25及二极管52、54的替代，用于ESD保护电路50的SCR 125及二极管52、54(图7)可通过将鳍片而不是衬底中的掺杂区用作接触透过前端工艺(FEOL)制程制造。
如上面在图1的上下文中所述，通过相应的掩膜注入，在半导体衬底70中可形成阱20、22，其由具有相反导电类型的轻掺杂半导体材料组成。阱20通过形成于衬底70中的沟槽隔离区18分隔。阱20的该些部分的其中之一沿p-n结36与阱22邻接。阱20的半导体材料可包括有效赋予n型导电性的来自周期表的第V族的n型掺杂物(例如，磷(P)或砷(As))。阱22的半导体材料可包括有效赋予p型导电性的选自周期表的第III族的p型掺杂物(例如，硼)。在一个代表性实施例中，衬底70可为块体衬底。
利用例如侧壁图像转移制程通过光刻及蚀刻制程可自阱20、22的轻掺杂半导体材料形成鳍片72。为此，在衬底70的顶部表面上可以堆叠形式沉积硬掩膜层以及由例如多晶硅组成的牺牲层，并图案化该牺牲层以在衬底70的区域中定义用以形成鳍片72的芯轴。接着，在该芯轴的侧壁上形成间隙壁。该芯轴经布置以在鳍片72的预定位置形成该间隙壁。接着，利用蚀刻制程例如RIE相对该间隙壁选择性移除该芯轴。利用一种或多种蚀刻化学剂通过蚀刻制程例如RIE图案化该硬掩膜层及衬底70，且其中，该间隙壁充当形成鳍片72的蚀刻掩膜。在该蚀刻制程之后可移除该间隙壁及硬掩膜层。
鳍片72是由半导体材料构成的三维、非平面体，其自衬底70的顶部表面向上突出，并沿其长度平行排列。自阱20的轻掺杂半导体材料形成的鳍片72将采取阱20的导电类型。自阱22的轻掺杂半导体材料形成的鳍片72将采取阱22的导电类型。
绝缘层74围绕鳍片72的相应下部。在形成鳍片72以后，为形成绝缘层74，可利用合适的沉积技术沉积介电材料(例如通过CVD沉积的二氧化硅(SiO2))，并接着执行回蚀刻制程以降低沉积厚度。
请参照图7，其中类似的附图标记表示图6中类似的特征，且在下一制造阶段，在自与阱22邻接以形成垂直结36的阱20的该部分向上突出的鳍片72(图6)的其中一些中形成接触124。在自阱22向上突出的鳍片72的其中一些中形成接触126。接触124、126具有相同的导电类型。接触124由具有与轻掺杂阱20相同的导电类型的重掺杂半导体材料组成，且接触126由具有与轻掺杂阱22相反的导电类型的重掺杂半导体材料组成。
在用以形成二极管52、54的自阱20的部分向上突出的鳍片72的其中一些中形成接触144、146。接触144、146由具有与轻掺杂阱20相同的导电类型的重掺杂半导体材料组成，且可与接触124、126一起同时形成。
在该代表性实施例中，各接触124、126、144、146形成于多个鳍片中，且在替代实施例中，可分别形成于三个或更多鳍片72中或仅单个鳍片72中。在该代表性实施例中，接触124、126、144、146位于被绝缘层74覆盖的鳍片高度的部分上方的相应鳍片72的部分中。不过，通过例如调整注入条件，包含接触124、126、144、146的该鳍片高度的该部分可不同于该代表性实施例。与接触24、26(图1)的形成类似，为形成接触124、126、144、146，可在存在图案化掩膜(未显示)的情况下向选定鳍片72中注入掺杂物离子，以提供电性活性掺杂物。注入条件经选择以形成具有所需掺杂分布及浓度(例如，重掺杂)的各接触124、126、144、146。在完成该离子注入以后，剥离该图案化掩膜。
在自与阱22邻接以形成垂直结36的阱20的该部分向上突出的鳍片72的其中一些中形成接触128，并在自阱22向上突出的鳍片72的其中一些中形成接触130、132。接触128由具有与轻掺杂阱20相反的导电类型的重掺杂半导体材料组成，且接触130、132由具有与轻掺杂阱22相同的导电类型的重掺杂半导体材料组成。
在用以形成二极管52、54的自阱20的部分向上突出的鳍片72的其中一些中还形成接触148、150。接触148、150由具有与轻掺杂阱20相反的导电类型的重掺杂半导体材料组成，且可与接触128、130、132一起同时形成。
在该代表性实施例中，各接触128、130、132、148、150形成于多个鳍片中，且在替代实施例中，可分别形成于三个或更多鳍片72中或仅单个鳍片72中。在该代表性实施例中，接触128、130、132、148、150位于被绝缘层74覆盖的鳍片高度的部分上方的相应鳍片72的部分中。不过，通过例如调整注入条件，包含接触128、130、132、148、150的该鳍片高度的该部分可不同于该代表性实施例。与接触28、30、32(图1)的形成类似，为形成接触128、130、132、148、150，可在存在图案化掩膜(未显示)的情况下向选定鳍片72中注入掺杂物离子，以提供电性活性掺杂物。注入条件经选择以形成具有所需掺杂分布及浓度(例如，重掺杂)的各接触128、130、132、148、150。在完成该离子注入以后，剥离该图案化掩膜。
所得装置结构包括与SCR 25类似具有额外接触130的硅控整流器(SCR)125。接触128充当SCR 125的阳极，接触126充当SCR 125的阴极，接触124充当阱18的体接触，以及接触132充当阱20的体接触。SCR 125包括p-n结34、36、38，跨越各该结，半导体材料的导电类型改变。接触128与阱20邻接以定义p-n结34，阱20与阱22邻接以定义p-n结36，以及阱22与接触126邻接以定义p-n结38。
接触130引入SCR 125的额外掺杂区，其形成于自阱22向上突出的鳍片72中。接触130代表SCR 125的触发区，其通过阱22与接触126(其也形成于自阱22向上突出的鳍片72中并充当SCR 125的阴极)耦接。构成接触130的鳍片72物理横向位于构成充当SCR 125的阴极的接触126的鳍片72与构成充当与SCR 125的本体中的阱22的连接的接触132的鳍片72之间。
各二极管52、54是以不对称电导为特征的两端子电子组件。接触148、150充当相应二极管52、54的一个端子，且接触144、146及阱20充当相应二极管52、54的另一个端子。构成接触148、150的半导体材料具有与构成接触144、146及阱20的半导体材料相反的导电类型。在该代表性实施例中，各二极管52、54的端子在接触148、150与阱20的相应部分的接合处沿p-n结会合。当正向偏置时，各二极管52、54对电流具有低电阻(也就是，高电导)，当反向偏置时，各二极管52、54对电流具有高电阻(也就是，低电导)。
构成各接触124、126、128、130、132、144、146、148、150的鳍片72通过连接80连接在一起。这些连接80可由形成于局部互连层级中的垂直互连接触组成。此外，这些连接80还可包括半导体材料，其例如自鳍片72的侧壁外延生长，以合并各接触124、126、128、130、132、144、146、148、150的鳍片72，并提供较大的区域以着陆该垂直互连接触。
上述方法用于集成电路芯片的制造中。制造者可以原始晶圆形式(例如作为具有多个未封装芯片的单个晶圆)、作为裸芯片，或者以封装形式分配所得的集成电路芯片。可将该芯片与其它芯片、分立电路元件和/或其它信号处理装置集成，作为中间产品或最终产品的部分。该最终产品可为包括集成电路芯片的任意产品，例如具有中央处理器的电脑产品或智能手机。
本文中引用术语例如“垂直”、“水平”、“横向”等作为示例来建立参考框架，并非限制。术语例如“水平”及“横向”是指与半导体衬底的顶部表面平行的平面中的方向，而不论其实际的三维空间取向。术语例如“垂直”及“正交”是指垂直于该“水平”及“横向”方向的方向。术语例如“上方”及“下方”表示元件或结构相对彼此以及/或者相对该半导体衬底的顶部表面的定位，而不是相对标高。
与另一个元件“连接”或“耦接”的特征可与该另一个元件直接连接或耦接，或者可存在一个或多个中间元件。如果不存在中间元件，则特征可与另一个元件“直接连接”或“直接耦接”。如存在至少一个中间元件，则特征可与另一个元件“非直接连接”或“非直接耦接”。
对本发明的各种实施例所作的说明是出于说明目的，而非意图详尽无遗或限于所揭露的实施例。许多修改及变更对于本领域的普通技术人员将显而易见，而不背离所述实施例的范围及精神。本文中所使用的术语经选择以最佳解释实施例的原理、实际应用或在市场已知技术上的技术改进，或者使本领域的普通技术人员能够理解本文中所揭露的实施例。