本发明涉及半导体集成电路装置。
背景技术：
以往，已知如下的分离方式，即，在高耐压集成电路装置(hvic：highvoltageintegratedcircuit)中，使用将设置于同一半导体基板(半导体芯片)的高电位侧(高侧)电路区与低电位侧(低侧)电路区用设置于这些电路区之间的高耐压结终端区(hvjt：highvoltagejunctionterminationregion)进行电分离的高耐压结。
hvic具有如下功能：将以作为低侧电路区的基准电位的接地电位(ground)gnd为基准的输入信号变换成以高侧电路区的基准电位vs为基准且电位比接地电位gnd的电位高的信号，并向外部输出。通过该功能，hvic能够在构成半桥电路的高侧(上臂)的igbt(insulatedgatebipolartransistor：绝缘栅双极型晶体管)的栅极驱动等中使用。
这样，由于hvic用于高侧电路区与低侧电路区之间的信号传递，所以需要在这些的电位不同的区域之间进行电分离。作为将该电位不同的区域之间电分离的分离方式，提出了几种方式，但是利用p型扩散区与n型扩散区之间的pn结来形成上述hvjt的自分离方式能够最低廉地制作(制造)hvic。扩散区是指通过离子注入等向半导体基板导入杂质而形成的区域。
在自分离方式中，利用形成于p型半导体基板的表面层的扩散深度更深的n型扩散区与p型半导体基板的除了该n型扩散区以外的部分(以下，称为p型基板区)之间的pn结而使该n型扩散区与p型基板区自分离。p型基板区被固定到接地电位gnd，n型扩散区被固定到高侧驱动电路的最高电位vb。由该n型扩散区构成高侧电路区，在该n型扩散区配置高侧驱动电路。
通常，由于高侧电路区的电位比接地电位gnd高，所以n型扩散区与p型基板区之间的pn结被反向偏置，不流通电流。然而，如果因噪声等而导致高侧电路区的电位比接地电位gnd低(产生负电压浪涌)，则n型扩散区与p型基板区之间的pn结被正向偏置，流通大电流。在该电流过量地流入到电路区的情况下，担心诱发配置于该电路区的电路部的误动作。
作为防止这样的电路部的误动作的hvic，提出了如下装置。在沿着具有大致矩形的平面形状的高侧电路区的三个边而包围高侧电路区的中央部的大致c字状的布局中配置有p型分离区。在高侧电路区的没有配置p型分离区的剩余的一个边配置有用于从半导体芯片引出(拾取)高侧驱动电路的最高电位vb的接触区(以下，称为vb拾取区)(例如，参照下述专利文献1(第0081～0082段、图1))。
在下述专利文献1中，流过由p型分离区与n型扩散区(高侧电路区)之间的pn结形成的寄生二极管的载流子(电子/空穴)主要经由用于拾取高侧驱动电路的最高电位vb的vb拾取区附近流向高侧电路区。因此，当在高侧电路区(本相)产生负电压浪涌时，包围该高侧电路区的周围的p型分离区成为电位势垒，空穴向该高侧电路区的注入得到抑制。即，因本相产生的噪声而导致的在本相的电路部的误动作得到抑制。
对现有的hvic的结构进行说明。图21是表示现有的hvic的平面布局的俯视图。图21是下述专利文献1的图1。平面布局是指从半导体基板(半导体芯片)201的正面侧看到的各部分的平面形状和配置构成。图21所示的现有的hvic具备分别选择性地设置于p型的半导体基板201的正面的表面层的n型扩散区(n型阱区)202、203、n-型扩散区(n-型阱区)204和p型扩散区211～213。
n型扩散区203构成高侧电路区221。在n型扩散区203配置有固定在高侧电路区的基准电位vs的扩散区231、固定在高侧驱动电路的最高电位vb的扩散区232以及各电极衬垫233～235。在扩散区231、232配置有高侧驱动电路。另外，在n型扩散区203选择性地设置有成为与拾取电极214(214a)的接触部的n型接触区212(212a)。拾取电极214(214a)将高侧驱动电路的最高电位vb的电压信号引出并向vb电极衬垫233发送。
此外，在n型扩散区203中，以包围这些扩散区212(212a)、231、232和电极衬垫233～235的周围的大致c字状的平面布局、且沿着大致矩形的平面形状的n型扩散区203的三个边设有p型分离区213。在n型扩散区203的剩余的一个边，沿着该一个边选择性地设置有n型接触区212(212b、212c)。n型接触区212(212b、212c)分别与拾取电极214(214b、214c)电连接。
p型分离区213沿深度方向贯穿n型扩散区203而与基板背面侧的p型区域(未图示)接触，并被固定到接地电位gnd。n型扩散区203的被p型分离区213包围的区域除了n型扩散区203的没有配置p型分离区213的剩余的一个边附近的区域213a以外，均通过n型扩散区203与p型分离区213之间的pn结的自分离方式而与其他区域电分离。p型分离区213在产生负电压浪涌时成为电位势垒，抑制空穴向n型扩散区203的被p型分离区213包围的区域注入。
基板背面侧的p型区域是指由于在p型的半导体基板201的、比扩散区202～204距离基板正面更深的部分没有形成这些扩散区202～204，从而作为p型区域残留的部分。在图21中，用散布于分别与各拾取电极214(214a～214c)、216接触的n+型接触区212(212a～212c)和p+型接触区215的涂黑的四边形(■)表示拾取电极214(214a～214c)和后述的拾取电极216。
n-型扩散区204、p型扩散区211和n型扩散区202被配置成包围n型扩散区203的周围的大致同心圆状的平面布局。n-型扩散区204在内周侧与n型扩散区203接触，p型扩散区211在内周侧与n-型扩散区204接触。p型扩散区211被固定到接地电位gnd。n型扩散区202在内周侧与p型扩散区211接触。
以包围n型扩散区203的周围的环状的平面布局在p型扩散区211选择性地设置有p+型接触区215。p+型接触区215与接地电位gnd的拾取电极216电连接。由n型接触区212(212a～212c)和n-型扩散区204与p型扩散区211和p+型接触区215之间的pn结形成寄生二极管，由该寄生二极管构成hvjt223。
在hvjt223配置有构成高侧驱动电路的置位用和复位用的电平转换电路的n沟道型mosfet(metaloxidesemiconductorfieldeffecttransistor：绝缘栅型场效应晶体管)241、242。n型扩散区202构成低侧电路区222。在n型扩散区202配置有低侧驱动电路。
另外，作为hvic的另一个例子，提出了在一个芯片具备三相(3个)栅极驱动电路，分别单独地栅极驱动各相的上臂的igbt的hvic(以下，称为三相单芯片hvic)。在通过自分离方式制作该三相单芯片hvic的情况下，在同一半导体基板配置利用自分离方式电分离的3个n型扩散区(高侧电路区)，在该3个n型扩散区分别配置有各相的高侧驱动电路。
在这样的三相单芯片hvic中，如果因噪声等而导致p型基板区与他相的n型扩散区之间的pn结被正向偏置而流过大电流，则可能会导致该电流的一部分介由p型基板区流入本相的n型扩散区，诱发配置于本相的n型扩散区的电路部的误动作。即，在三相单芯片hvic中，有时由于在他相的n型扩散区产生的噪声(以下，称为相间噪声)而导致在本相的n型扩散区中电路部发生误动作的情况。
作为现有的三相单芯片hvic，提出了在多个n型扩散区(高侧电路区)的内部的不与其他n型扩散区对置的部分配置有电平转换元件的装置(例如，参照下述专利文献2(第0038、0054段、图1))。在下述专利文献2中，通过使本相的n型扩散区的与他相的n型扩散区对置的一个边起到配置于本相的n型扩散区的电平转换元件为止的距离为150μm以上，从而抑制由相间噪声引起的误动作。
接下来，对现有的三相单芯片hvic的结构进行说明。图22是表示现有的hvic的另一个例子的平面布局的俯视图。在图22的(b)中示出图22的(a)的u相的n沟道型mosfet241的n+型漏区255的附近情况。图22是下述专利文献2的图1。图22所示的现有的hvic与图21所示的现有的hvic的不同之处在于，以相互分离的方式配置3个n型扩散区203(高侧电路区221)而成为三相单芯片hvic。
在3个n型扩散区203中分别配置有高侧驱动电路(未图示)以及以构成高侧驱动电路的置位用和复位用的电平转换电路的n沟道型mosfet241、242为一组的栅极驱动电路。各n型扩散区203的栅极驱动电路分别对三相(u相、v相、w相)的半桥电路的各上臂的igbt进行栅极驱动。3个n型扩散区203并列地配置于p型的半导体基板201的正面的表面层。
n型扩散区203具有大致矩形的平面形状。在各n型扩散区203中，在与其他n型扩散区203不对置的一组对边203a、203b分别配置有n沟道型mosfet241、242。n沟道型mosfet241、242是采用自屏蔽(selfshielding)方式而分别配置于各n型扩散区203的电平转换元件。自屏蔽方式是指在作为耐压区域的n-型扩散区204配置电平转换元件的方法。
在该n沟道型mosfet241、242中，如果从与配置有该n沟道型mosfet241、242的n型扩散区203相邻的n型扩散区203注入大量的电流，则会引起误动作。因此，将从各n沟道型mosfet241、242起到配置有该n沟道型mosfet241、242的n型扩散区203的与相邻的其他n型扩散区203对置的一个边203c为止的距离l1、l2设定为150μm以上。由此，抑制电流流入n沟道型mosfet241、242。
n沟道型mosfet241是具备p型基区251、n+型源区252、p+型接触区253、栅电极254和n+型漏区255的横向型mosfet。符号243～245分别为高侧驱动电路、低侧驱动电路和控制电路。p型基区251和p+型接触区253分别是构成hvjt223的p型扩散区211和p+型接触区215。n+型源区252设置于p型基区251的内部。
n+型漏区255设置于n型扩散区203的内部。由n型扩散区203的在n+型漏区255与n型接触区212之间的部分形成作为扩散电阻的电平转换电阻256。流入u相的n型扩散区203的电子中的一部分流向n+型漏区255，介由电平转换电阻256流入拾取电极214。由于串联电阻与电子的路径的长度成比例地变大，所以流向n+型漏区255的电子的注入量变少。
现有技术文献
专利文献
专利文献1：日本特开2015-173255号公报
专利文献2：日本专利第5825443号公报
技术实现要素：
技术问题
然而，为了将上述的图21所示的hvic应用于三相单芯片hvic，还需要考虑到由于相间噪声而在本相的电路部产生的误动作，无法将图21所示的hvic单纯地应用于三相单芯片hvic。即，在三相单芯片hvic的各相中，难以抑制由本相产生的噪声所引起的在本相的电路部的误动作，且难以抑制由相间噪声引起的在该本相的电路部的误动作。
本发明为了消除上述的现有技术的问题，目的在于提供一种半导体集成电路装置，其在同一半导体基板具备通过pn结的分离方式被相互电分离的多个半导体区(多个相)，能够抑制在本相中的误动作。
技术方案
为了解决上述课题，实现本发明的目的，本发明的半导体集成电路装置具有如下特征。以相互分离的方式在半导体基板的正面的表面层选择性地设置有2个以上的第一导电型的第一半导体区。在上述第一半导体区的内部选择性地设置有第二导电型的第二半导体区。上述第二半导体区从上述半导体基板的正面起沿深度方向贯穿上述第一半导体区。以与上述第二半导体区分离的方式在上述第一半导体区的内部选择性地设置有第一导电型的第三半导体区。上述第三半导体区固定在比上述第二半导体区的电位高的电位。高电位侧电路配置于比上述第三半导体区靠近上述第一半导体区的中央部侧的位置。在相邻的上述第一半导体区的中的一个上述第一半导体区的上述高电位侧电路与另一个上述第一半导体区的上述高电位侧电路之间，配置于一个上述第一半导体区的上述第三半导体区隔着配置于另一个上述第一半导体区的上述第三半导体区，且在与该第三半导体区之间不介由上述第二半导体区地与另一个上述第一半导体区的上述高电位侧电路对置。
另外，本发明的半导体集成电路装置的特征在于，在上述的发明中，在相邻的上述第一半导体区中的一个上述第一半导体区的上述高电位侧电路与另一个上述第一半导体区的上述高电位侧电路之间，配置于一个上述第一半导体区的上述第二半导体区隔着配置于另一个上述第一半导体区的上述第二半导体区，且在与该第二半导体区之间不介由上述第三半导体区地与另一个上述第一半导体区的上述高电位侧电路对置。
另外，本发明的半导体集成电路装置的特征在于，在上述的发明中，上述第一半导体区形成为矩形的平面形状。沿着至少一组相邻的上述第一半导体区的对置的整个边不配置上述第二半导体区而配置上述第三半导体区。
另外，本发明的半导体集成电路装置的特征在于，在上述的发明中，沿着其他相邻的上述第一半导体区的对置的整个边配置上述第二半导体区，并在对置的该第二半导体区之间不配置上述第三半导体区。
另外，本发明的半导体集成电路装置的特征在于，在上述的发明中，上述半导体集成电路装置还具备第一导电型的第四半导体区和低电位侧电路。上述第四半导体区选择性地设置于上述半导体基板的正面的表面层。上述低电位侧电路配置于上述第四半导体区，且以比上述高电位侧电路低的基准电压进行动作。在上述第一半导体区的配置有上述第三半导体区的部分以外的部分，上述第四半导体区与上述第一半导体区的外周对置。
另外，本发明的半导体集成电路装置的特征在于，在上述的发明中，上述半导体集成电路装置还具备第一导电型的第四半导体区和低电位侧电路。上述第四半导体区选择性地设置于上述半导体基板的正面的表面层。上述低电位侧电路配置于上述第四半导体区，且以比上述高电位侧电路低的基准电压进行动作。在配置有上述第三半导体区的部分以外的部分，上述第四半导体区配置于外周彼此对置的相邻的上述第一半导体区之间。
另外，本发明的半导体集成电路装置的特征在于，在上述的发明中，上述第一半导体区包括第一个第一半导体区和第二个第一半导体区，上述第一个第一半导体区形成有上述高电位侧电路，上述第二个第一半导体区与上述第一个第一半导体区接触，包围上述第一个第一半导体区的周围，且杂质浓度比上述第一个第一半导体区的杂质浓度低。
根据上述发明，本相(第一半导体区)的第三半导体区成为电位势垒，空穴向本相的注入得到抑制。另外，根据上述的发明，能够主要利用他相的第四半导体区来吸收由第三半导体区吸收不完全而流到他相(其他第一半导体区)的噪声(相间噪声)。因此，能够抑制因相间噪声而引起的误动作。
发明效果
根据本发明的半导体集成电路装置，在同一半导体基板具备通过pn结的分离方式被相互电分离的多个半导体区(多个相)，起到能够抑制因在本相产生的噪声和在他相产生的噪声(相间噪声)而引起的在本相的误动作的效果。
附图说明
图1是表示通常的三相逆变器的电路构成的电路图。
图2是表示通常的hvic的电路构成的框图。
图3是表示实施方式一的半导体集成电路装置的平面布局的俯视图。
图4是表示图3的切割线a-a’处的截面结构的截面图。
图5是表示图3的切割线b-b’处的截面结构的截面图。
图6是表示图3的切割线c-c’处的截面结构的截面图。
图7是表示图3的切割线d-d’处的截面结构的截面图。
图8是表示实施方式二的半导体集成电路装置的结构的截面图。
图9是表示实施方式二的半导体集成电路装置的结构的截面图。
图10是表示实施方式二的半导体集成电路装置的结构的截面图。
图11是表示实施方式二的半导体集成电路装置的结构的截面图。
图12是表示实施方式三的半导体集成电路装置的平面布局的俯视图。
图13是表示实施方式四的半导体集成电路装置的平面布局的俯视图。
图14是表示实施方式四的半导体集成电路装置的平面布局的俯视图。
图15是表示实施方式四的半导体集成电路装置的平面布局的俯视图。
图16是表示实施方式四的半导体集成电路装置的平面布局的俯视图。
图17是表示实施方式四的半导体集成电路装置的平面布局的俯视图。
图18是表示hvic的输入信号处理电路的电路构成的电路图。
图19是表示图13的hvic的输入信号处理电路的平面布局的一个例子的俯视图。
图20a是表示用于实施例和比较例的模拟的构成的立体图。
图20b是表示施加于图20a的实施例和比较例的第一vb拾取区的噪声的波形的波形图。
图20c是表示向图20a的实施例和比较例的注入电流比率的图表。
图21是表示现有的hvic的平面布局的俯视图。
图22是表示现有的hvic的另一个例子的平面布局的俯视图。
符号说明
1～3：半桥电路
4：半桥电路的输出点
5：负载
6：半桥电路的上臂的igbt
7：半桥电路的下臂的igbt
8：三相逆变器的高电位侧线
9：三相逆变器的低电位侧线
10：三相逆变器
11a：hvic的输入信号处理电路
11b：lvic的输入信号处理电路
12：高侧驱动电路
13：低侧驱动电路
14：电平转换电路
14a、14b：hvnmos
15：逻辑电路、低通滤波器和rs锁存器等电路部
16：驱动电路
17：自举二极管
18：自举电容器
20：hvic
21：高侧电路区
22：低侧电路区
23：hvjt
24、26：构成高侧电路区的n型阱区间的相间区域
25：构成高侧电路区的n型阱区与构成低侧电路区的n型扩散区之间的相间区域
30：半导体基板(半导体芯片)
30a：基板背面侧的p型区域
31：n型扩散区
32：n-型扩散区
33：n型阱区
33a～33d：从基板正面看到的n型阱区的边
33e～33h：从基板正面看到的n型阱区的顶点
34：p型扩散区
35、35’、91：p型分离区
36、92：第一vb拾取区
37、37a、37b：n型扩散区
38：p型扩散区
39：第二vb拾取区
40：vb拾取电极
41：com区
42：com接触区
43：com接触电极
44：vb拾取电极
50a、70a：横向型nmos
50b、70b：横向型pmos
51、62、71：n+型源区
52、63、72：p+型接触区
53、64、73：n+型漏区
54、59、66、74、79：栅电极
55a、55b、67、75a、75b：源电极
55c、68、75c：漏电极
56、76：p+型源区
57、77：n+型接触区
58、78：p+型漏区
61：p型基区
65：栅极多晶硅层
81：p-型支撑基板
82：n型或p型的外延层
83：n+型埋入层
101：基准电压电路
102：低电压误动作防止电路
103a～103c：比较器
104a～104c：齐纳二极管
105～109：输入信号处理电路的端子
110：pg电路
111：复位电路
112：低通滤波器
113：脉冲发生电路
114a：置位信号
114b：复位信号
115：hvic的输入信号处理电路的高电位侧线
116：hvic的输入信号处理电路的低电位侧线
120：lvic
com：共用电位
gnd：接地电位
in1、in2：输入端子
in_u、in_v、in_w：输入信号
vb：高侧驱动电路的最高电位
vs：高侧电路区的基准电位(上臂的igbt的发射极电位)
vcc：三相逆变器的电源电位
vdd1：高侧驱动电路的输入信号处理电路的电源电位(pg电路的电源电位)
vdd2：lvic的电源电位
具体实施方式
以下，参照附图详细说明本发明的半导体集成电路装置的优选的实施方式。在本说明书和附图中，在前缀有n或p的层和区域中，分别表示电子或空穴为多数载流子。另外，标记于n或p的+和-分别表示杂质浓度比未标记+和-的层或区域的杂质浓度高和低。应予说明，在以下的实施方式的说明和附图中，对同样的构成标记相同的符号，并省略重复的说明。
(实施方式一)
以将实施方式一的半导体集成电路装置用作驱动三相逆变器的栅极驱动ic的情况为例，对实施方式一的半导体集成电路装置的结构进行说明。首先，对通常的三相逆变器的电路构成进行说明。图1是表示通常的三相逆变器的电路构成的电路图。如图1所示，三相逆变器10由三相(u相、v相、w相)的半桥电路1～3构成。在半桥电路1～3的各输出点(中点)4连接有马达等负载5。
各半桥电路1～3分别构成为将高电位侧(上臂)的igbt6与低电位侧(下臂)的igbt7串联连接，在三相逆变器10的高电位侧(高侧)线8与低电位侧(低侧)线9之间并联连接。高电位侧线8为三相逆变器10的电源电位vcc，低电位侧线9为共用电位com。共用电位com是指三相逆变器10、hvic20共用的最低电位，例如为接地电位gnd。在igbt6、7分别并列连接有fwd(freewheelingdiode：续流二极管)。
上臂的igbt6与下臂的igbt7的连接点为半桥电路1～3的各输出点4，与高耐压集成电路装置(hvic)20的vs端子连接。hvic20是对构成三相逆变器10的上臂的igbt6进行驱动的栅极驱动ic。该hvic20是后述的图3所示的实施方式一的半导体集成电路装置。hvic20的vs端子的电位在三相逆变器10的电源电位vcc与共用电位com之间变化。可以使用mosfet等开关元件来代替igbt6、7。低耐压集成电路装置(lvic：lowvoltageintegratedcircuit)120是对构成三相逆变器10的下臂的igbt7进行驱动的栅极驱动ic。
接下来，对hvic20的电路构成的一个例子进行说明。图2是表示通常的hvic的电路构成的框图。在图2中示出构成图1的三相逆变器10的半桥电路1～3中的u相的半桥电路1及其驱动电路部。虽然省略图示，但是在v相和w相中，半桥电路1及其驱动电路部也分别具有与u相的半桥电路1及其驱动电路部相同的电路构成。
hvic20具备三相的以比高侧驱动电路12的最高电位vb低的电源电位vdd1为电源电位的输入信号处理电路11a以及对半桥电路1的上臂的igbt6进行驱动的高侧驱动电路12。输入信号处理电路11a从输入端子in1接收输入信号，向高侧驱动电路12输出导通、截止信号。
lvic120具备三相的以与hvic20的电源电位vdd1相同程度的电源电位vdd2为电源电位的输入信号处理电路11b以及对下臂的igbt7进行驱动的低侧驱动电路13。应予说明，可以使lvic120与hvic20集成化于同一半导体基板(半导体芯片)。
高侧驱动电路12以半桥电路1的输出点(中点)4的电位vs为基准电位，以高侧驱动电路12的最高电位(hvic20的最高电位)vb为电源电位进行动作，对半桥电路1的上臂的igbt6进行驱动。半桥电路1的输出点4的电位vs比高侧驱动电路12的最高电位vb低。电源电位vb是电位vs与高侧电源的总和。从电源电位vdd1介由自举二极管17充电到自举电容器18的电压e1为高侧电源。低侧驱动电路13以vdd2为电源电位，以最低电位(接地电位gnd)为基准电位进行动作，对半桥电路的下臂的igbt7进行驱动。
高侧驱动电路12具备电平转换电路14。高侧驱动电路12和低侧驱动电路13分别具备驱动电路16、以及逻辑电路、低通滤波器和rs锁存器等电路部15。igbt6从输入端子in1接收导通/截止信号的输入，利用介由hvic20的输入信号处理电路11a、电平转换电路14、以及逻辑电路、低通滤波器、rs锁存器等电路部15和驱动电路16输入的栅极信号被导通/截止。igbt7从输入端子in2接收导通/截止信号的输入，利用介由lvic120的输入信号处理电路11b、以及逻辑电路、低通滤波器、rs锁存器等电路部15和驱动电路16输入的栅极信号被导通/截止。
接下来，对hvic20的平面布局进行说明。图3是表示实施方式一的半导体集成电路装置的平面布局的俯视图。平面布局是指从半导体基板(半导体芯片)30的正面侧观察到的各部分的平面形状和配置构成。图3所示的实施方式一的半导体集成电路装置是作为对上述的三相逆变器10的三相(u相、v相、w相)的半桥电路1～3进行驱动的栅极驱动ic的hvic20。
hvic20在p-型的半导体基板30上具备高侧电路区21和低侧电路区22，具备用高耐压结终端区(hvjt)23将这些区域21、22之间进行分离而成的结构。高侧电路区21以相互分离的方式配置有2个以上。在各高侧电路区21分别配置有一相的高侧驱动电路12(参照图2)。在图3中，配置三相(即三个)的高侧电路区21，在各高侧电路区21中分别示为u相、v相、w相(在图12、13、16、17、19中也是同样)。各高侧电路区21由各不相同的n型扩散区(以下，称为n型阱区)33构成。
由一个n型扩散区31和包围其周围的n-型扩散区32构成一相的n型阱区33。各n型扩散区31具有例如大致长方形的平面形状，以相互分离的方式并列配置于半导体基板30。各n型扩散区31分别被n-型扩散区32包围周围。各n型阱区33以相互分离的方式配置。n型阱区33的被后述的p型分离区35包围的部分为高侧电路区21。各n型阱区33分别被p型扩散区(阱区)34包围周围(即n-型扩散区32的周围)。
在n-型扩散区32，通过与p型扩散区34的pn结而形成有hvjt23。利用该hvjt23使高侧电路区21与低侧电路区22自分离。在hvjt23，从n-型扩散区32遍及p型扩散区34配置有高耐压n沟道型mosfet(以下，称为hvnmos)14a、14b。hvnmos14a、14b分别配置于与n型阱区33的配置有后述的第一vb拾取区36的边33c正交的一组对边33a、33b，隔着高侧电路区21而对置。相间区域24是指半导体基板30的被夹在n型阱区33之间的部分。
通过在n型阱区33的配置有第一vb拾取区36的边33c不配置hvnmos14a、14b，从而抑制电子载流子从与本相(例如u相)的高侧电路区21相邻的他相(例如v相)的高侧电路区21流入该hvnmos14a、14b的漏极端子。由此，流入本相的hvnmos14a、14b的电子载流子的流入量被均等化，能够防止本相的hvnmos14a、14b的误动作。hvnmos14a、14b分别构成高侧驱动电路12的置位(set)用和复位(reset)用的电平转换电路14。表示hvnmos14a、14b的各矩形内的横线为hvnmos14a、14b的栅电极。
在n型阱区33(这里为n-型阱区32)中，在比高侧电路区21靠近外侧的位置，沿着n型阱区33的外周分别选择性地设置有p型分离区35和第一vb拾取区36。p型分离区35和第一vb拾取区36配置成由p型分离区35和第一vb拾取区36包围高侧电路区21的周围的一个大致环状的平面布局。应予说明，在各n型阱区33中，将n型阱区33的中央部侧(高侧电路区21侧)作为内侧，将n型阱区33的外周侧(n-型阱区32侧)作为外侧。
具体而言，p型分离区35以在高侧电路区21与hvnmos14a、14b之间延伸的方式被设置成例如沿着n型阱区33的外周(这里为n型阱区33的三个边33a、33d、33b)包围高侧电路区21的周围的c字状的平面布局。p型分离区35将本相的高侧电路区21与其他区域、电路部(他相的高侧电路区21、低侧电路区22、本相的hvnmos14a、14b等)电分离。另外，p型分离区35具有在负电压浪涌产生时成为电位势垒，抑制空穴向本相的高侧电路区21注入的功能。此外，在p型分离区35的内部，在高侧驱动电路12的最高电位vb为高电位(例如，在图1中igbt6处于导通状态)的情况下耗尽层扩展。对p型分离区35的杂质浓度和/或宽度进行设定，以使得该耗尽层以至少将p型分离区35与p-型的半导体基板30分离的程度扩展。
第一vb拾取区36是将配置于n型阱区33的高侧驱动电路12的最高电位vb从半导体基板30向外部引出(拾取)的n+型接触区。第一vb拾取区36在没有配置p型分离区35的位置，沿着n型阱区33的外周(这里为n型阱区33的一个边33c)包围高侧电路区21的周围。第一vb拾取区36以与p型分离区35分离的方式配置。例如，第一vb拾取区36配置成沿着n型阱区33的与相邻的其他n型阱区33之间的相间区域24接触的一个边33c而成的直线状的平面布局。第一vb拾取区36也可以是例如以预定间隔在沿着n型阱区33的与相邻的其他n型阱区33之间的相间区域24接触的一个边33c而成的直线上配置有直线部的大致虚线状的平面布局。
另外，第一vb拾取区36还可以配置成例如从n型阱区33的与相邻的其他n型阱区33之间的相间区域24接触的一个边33c起沿着与该一个边33c正交的两个边33a、33b延伸的大致c字状的平面布局。此时，第一vb拾取区36的沿着n型阱区33的边33a、33b而弯曲(或弯折)的端部可以在n型阱区33的比p型分离区35的端部靠近外侧的位置，与该p型分离区35的端部对置。第一vb拾取区36的端部以例如不到达hvnmos14a、14b的方式终端。即，在一个n型阱区33存在配置有第一vb拾取区36的外周部(这里为n型阱区33的三个边33c)以及没有配置第一vb拾取区36的外周部(这里为n型阱区33的三个边33a、33d、33b)。
另外，以隔着至少一组相邻的n型阱区33之间的相间区域24(p型扩散区34)，该n型阱区33的沿着第一vb拾取区36配置的边(以下，简称为配置有第一vb拾取区36的边)33c彼此对置的方式，在各n型阱区33配置第一vb拾取区36。即，在三个以上的n型阱区33中，至少一组的相邻的n型阱区33是配置有第一vb拾取区36的边33c彼此对置。其他组的相邻的n型阱区33是配置有第一vb拾取区36的边33c彼此对置，或者没有配置第一vb拾取区36的边彼此(例如配置有第一vb拾取区36的边33c的对边33d彼此)对置。
通过这样配置第一vb拾取区36，从而相间噪声(他相产生的噪声)不易流入高侧电路区21。例如，如图3所示，以u相、v相和w相的顺序并列配置构成各相的n型阱区33。隔着构成u相和v相的各n型阱区33之间的相间区域24，该n型阱区33的配置有第一vb拾取区36的边33c的对边33d彼此对置。并且，以隔着构成v相和w相的各n型阱区33之间的相间区域24，该n型阱区33的配置有第一vb拾取区36的边33c彼此对置的情况为例，对相间噪声不易流入高侧电路区21的理由进行说明。
例如，在配置于构成v相的n型阱区33的第一vb拾取区36(以下，称为v相的第一vb拾取区36)周边产生了噪声(电流)。此时，没有完全被配置于构成v相的n型阱区33的接地电位gnd的p型分离区35吸收的噪声电流(相间噪声)流入他相的第一vb拾取区36。此时，在与构成v相的n型阱区33相邻的其他n型阱区33(这里为构成w相的n型阱区33)之间的相间区域24中，通过如上所述，使n型阱区33的配置有第一vb拾取区36的边33c彼此对置，从而相间噪声主要流入w相的第一vb拾取区36。因此，能够抑制相间噪声流入配置于构成w相的n型阱区33的hvnmos14a、14b和高侧电路区21，能够确保高的噪声耐量。另一方面，在与构成v相的n型阱区33相邻的其他n型阱区33(这里为构成u相的n型阱区33)之间的相间区域24中，隔着该相间区域24，n型阱区33的配置有第一vb拾取区36的边33c的对边33d彼此对置。此时，相间噪声不易流入该相间区域24的两侧的n型阱区33，因此能够确保高的噪声耐量。
可以在n型阱区33的比p型分离区35和第一vb拾取区36靠近内侧的位置，例如以包围构成高侧驱动电路12的各电路部的方式配置有第二vb拾取区(未图示)。
在低侧电路区22配置有例如hvic20的输入信号处理电路11a(参照图2)。低侧电路区22由n型扩散区37构成。n型扩散区37以被p型扩散区34包围其周围，并与n型阱区33分离的方式配置。n型扩散区37例如与三相的n型阱区33配置在相同的一条直线上。n型扩散区37配置在相邻的n型阱区33的与配置有第一vb拾取区36的边33c不对置的位置。在图3中示出以与构成w相的n型阱区33的没有配置第一vb拾取区36的一个边33d对置的方式配置有n型扩散区37的情况。
这样，在n型阱区33的、隔着与n型扩散区37之间的相间区域25而与该n型扩散区37对置的部分没有配置第一vb拾取区36。由此，在该第一vb拾取区36的周边产生了噪声(电流)的情况下，能够抑制该相间噪声的不良影响波及到配置于低侧电路区22的电路部。n型阱区33之间的相间区域24以及n型阱区33与n型扩散区37之间的相间区域25介由省略图示的p+型接触区(以下，称为com接触区)而与gnd接触电极电连接，被固定到接地电位gnd。
接下来，对实施方式一的半导体集成电路装置的截面结构进行说明。图4是表示图3的切割线a-a’处的截面结构的截面图。图5是表示图3的切割线b-b’处的截面结构的截面图。图6是表示图3的切割线c-c’处的截面结构的截面图。图7是表示图3的切割线d-d’处的截面结构的截面图。在图4～图7中示出将图3的三相的各n型阱区33中的w相中的n型阱区33切割而得到的截面结构，而u相和v相也具有与w相同样的截面结构。
如图4所示，在p-型的半导体基板30的正面(基板正面)的表面层分别选择性地设置有n型扩散区31、n-型扩散区32、p型扩散区34和p型分离区35。n-型扩散区32与n型扩散区31接触，且包围n型扩散区31的周围。n-型扩散区32的深度例如可以比n型扩散区31的深度浅。p型扩散区34与n-型扩散区32接触，且包围n-型扩散区32的周围。p型扩散区34的深度可以比n-型扩散区32的深度深。p型分离区35以沿深度方向从基板正面贯穿n型阱区33的方式到达基板背面侧的p型区域30a。
n型阱区33是以n型扩散区31和包围其周围的n-型扩散区32为一组的区域。基板背面侧的p型区域30a是指在p-型的半导体基板30的比区域31、32、34距离基板正面更深的部分没有形成这些区域31、32、34，从而作为p型区域残留的部分。深度方向是指与半导体基板30的主面正交的方向(图4～图7的纵向)。p型扩散区34和p型分离区35可以是以从基板背面侧的p型区域30a向基板正面露出的方式，在n型阱区33的内部残留成狭缝状的p-型的半导体基板30的一部分。
p型分离区35固定在与半导体基板30相同的电位(接地电位gnd)。在n型阱区33的被p型分离区35包围的部分(这里为n型扩散区31)的基板正面侧的表面层选择性地设置有第二vb拾取区39。n型阱区33的被p型分离区35包围的部分介由第二vb拾取区39而与高侧驱动电路12的最高电位vb的接触电极(以下，称为vb拾取电极)40电连接，被固定在该最高电位vb。由该n型阱区33的被p型分离区35包围的部分构成一相的高侧电路区21。
在高侧电路区21配置有构成高侧驱动电路12的各电路部(逻辑电路、低通滤波器、rs锁存器等电路部15、驱动电路16：参照图2)。在图4中，作为构成高侧驱动电路12的各电路部，示出将高侧驱动电路12的最高电位vb作为电源电位，将电力转换用桥式电路的上臂的igbt6的发射极电位vs作为基准电位进行动作的例如cmos(complementarymos：互补型mos)电路。该cmos电路是将横向型n沟道mosfet(以下，称为横向型nmos)50a与横向型p沟道mosfet(以下，称为横向型pmos)50b互补地连接而成的。
横向型nmos50a配置于选择性地设置于n型扩散区31的内部的p型扩散区38。横向型nmos50a是具备n+型源区51、p+型接触区52、n+型漏区53和栅电极54，并且以p型扩散区38为漂移区而成的通常的平面栅型mosfet。横向型nmos50a的n+型源区51和p+型接触区52介由源电极55a被固定到高侧驱动电路12的基准电位(上臂的igbt6的发射极电位vs)。
横向型pmos50b配置于n型扩散区31。横向型pmos50b是具备p+型源区56、n+型接触区57、p+型漏区58和栅电极59，并且以n型扩散区31为漂移区而成的通常的平面栅型的mosfet。横向型pmos50b的p+型源区56和n+型接触区57介由源电极55b被固定到高侧驱动电路12的最高电位vb。横向型nmos50a的n+型漏区53和横向型pmos50b的p+型漏区58与漏电极55c电连接。
横向型nmos50a和横向型pmos50b共用的漏电极55c是向上臂的igbt6的栅极输出输出信号的高侧驱动电路12的输出端子。第二vb拾取区39和vb拾取电极40分别兼作横向型pmos50b的n+型接触区57和源电极55b。第二vb拾取区39以包围构成高侧驱动电路12的各电路部(上述cmos电路等)的周围的方式设置在高侧电路区21。
以跨过n-型扩散区32和p型扩散区34的方式在n-型扩散区32和p型扩散区34的基板正面侧的表面层选择性地设置有p型扩散区(以下，称为com区)41。在com区41的内部选择性地设置有p+型接触区(com接触区)42。com接触区42与共用电位com的com接触电极43电连接。p型扩散区34、com区41和com接触区42具有在半导体基板30的正面侧将半导体基板30固定于共用电位com，抑制共用电位com变化的功能。
在n-型扩散区32中，通过与p型扩散区34的pn结而形成有hvjt23。在hvjt23配置有构成电平转换电路14的hvnmos14a、14b。hvnmos14a是具备p型基区61、n+型源区62、p+型接触区63、n+型漏区64和栅电极66，并且以n-型扩散区32为n-型漂移区而成的横向型n沟道mosfet。com区41、com接触区42和com接触电极43分别兼作hvnmos14a的p型基区61、p+型接触区63和源电极67。
n+型源区62选择性地设置于p型基区61的内部。n+型漏区64选择性地设置于n-型扩散区32的基板正面侧的表面层。在p型基区61的被n+型源区62与n-型扩散区32(n-型漂移区)所夹的部分的表面上，介由栅极绝缘膜设置有栅极多晶硅层65。栅极多晶硅层65与栅电极66电连接。源电极67与n+型源区62和p+型接触区63电连接。漏电极68与n+型漏区64电连接。hvnmos14b虽然省略图示，但是具有与hvnmos14a同样的构成。
如图6所示，在各n型阱区33的基板正面侧的表面层，在高侧电路区21与相邻的n型阱区33之间的相间区域24之间选择性地设置有第一vb拾取区36。第一vb拾取区36以与p型分离区35、p型扩散区38和com区41分离的方式配置。n型阱区33的在高侧电路区21与相间区域24之间的部分介由第一vb拾取区36而与vb拾取电极44电连接，被固定到高侧驱动电路12的最高电位vb。
另外，第一vb拾取区36可以从n型阱区33的与相邻的其他n型阱区33之间的相间区域24接触的一个边33c起延伸到与该边33c正交的边33a、33b共用的顶点(参照图5)。第一vb拾取区36在与该边33c正交的边33a、33b共用的顶点处，可以隔着n型阱区33而与p型分离区35对置。在图5中示出n型阱区33的一个边33c以及与该边33c正交的一个边33a共用的顶点附近的截面结构。
如图7所示，以与p型扩散区34接触的方式在p-型的半导体基板30的正面的表面层选择性地设置有n型扩散区37。n型扩散区37的深度可以比p型扩散区34浅。在n型阱区33与n型扩散区37之间的相间区域25中，以跨过n-型扩散区32和p型扩散区34的方式在n型阱区33(n-型扩散区32)和p型扩散区34的基板正面侧的表面层选择性地设置有com区41。另外，在n型扩散区37的与n型阱区33之间的相间区域25对置的部分也在基板正面侧的表面层选择性地设置有com区41。
这些n型阱区33与n型扩散区37之间的相间区域25附近的com区41也介由com接触区42而与com接触电极43电连接，被固定到共用电位com。n型扩散区37构成低侧电路区22。在低侧电路区22配置有输入信号处理电路11a。在图7中，作为输入信号处理电路11a的电路部，示出将比高侧驱动电路12的最高电位vb低的电源电位vdd1作为电源电位，将共用电位com作为基准电位进行动作的cmos电路。
该cmos电路是将横向型nmos70a与横向型pmos70b互补连接而成的cmos电路。横向型nmos70a配置于设置在n型扩散区37的内部的com区41。横向型nmos70a是具备n+型源区71、p+型接触区72、n+型漏区73和栅电极74，并且以com区41为漂移区而成的通常的平面栅型mosfet。横向型nmos70a的n+型源区71和p+型接触区72介由源电极75a被固定到共用电位com。
横向型pmos70b配置于n型扩散区37。横向型pmos70b是具备p+型源区76、n+型接触区77、p+型漏区78和栅电极79，并且以n型扩散区37为漂移区的通常的平面栅型mosfet。横向型pmos70b的p+型源区76和n+型接触区77介由源电极75b被固定到hvic20的输入信号处理电路11a的电源电位vdd1。横向型nmos70a的n+型漏区73和横向型pmos70b的p+型漏区78与漏电极75c电连接。
横向型nmos70a和横向型pmos70b共用的漏电极75c是接收向与上拉电平用电平转换电路连接的省略图示的低侧侧的cmos电路的栅极输入的输入信号的低侧电路部的输入端子。com接触区42和com接触电极43分别兼作横向型pmos70b的n+型接触区72和源电极75a。com接触区42还被设置于n型阱区33与n型扩散区37之间的相间区域25。
如以上所说明，根据实施方式一，在构成高侧电路区的n型阱区中，在高侧电路区的周围设置p型分离区。由此，当在本相的n型阱区产生负电压浪涌时，本相的p型分离区成为电位势垒，抑制空穴向本相的高侧电路区的注入。因此，能够抑制因在本相产生的噪声而引起的误动作。另外，根据实施方式一，在n型阱区的没有配置p型分离区的位置，沿着n型阱区的外周配置第一vb拾取区。并且，在相邻的n型阱区之间使配置有第一vb拾取区的边彼此对置，或者使没有配置第一vb拾取区的边彼此对置。这样，通过使相邻的n型阱区的配置有第一vb拾取区的边彼此对置，从而能够主要利用他相的第一vb拾取区来吸收p型分离区吸收不完全而流到他相的噪声(相间噪声：在他相产生的噪声)。另外，通过使相邻的n型阱区的没有配置第一vb拾取区的边彼此对置，从而相间噪声不易流入该n型阱区之间的相间区域。因此，能够抑制因相间噪声而引起的误动作。
(实施方式二)
接下来，对实施方式二的半导体集成电路装置的结构进行说明。图8～图11是表示实施方式二的半导体集成电路装置的结构的截面图。在图8中示出图3的切割线a-a’处的截面结构。在图9中示出图3的切割线b-b’处的截面结构。在图10中示出图3的切割线c-c’处的截面结构。在图11中示出图3的切割线d-d’处的截面结构。另外，在图8～图11中示出图3的三相的各n型阱区33中的将w相中的n型阱区33切割的截面结构，而u相和v相也具有与w相同样的截面结构。
实施方式二的半导体集成电路装置与实施方式一的半导体集成电路装置的不同之处在于以下两点。第一个的不同之处在于，作为半导体基板30，使用了在p-型支撑基板81上使n型或p型的外延层82外延生长而得到的外延基板。第二个不同之处在于，在n型阱区33的构成高侧电路区21的部分(这里为n型扩散区31)与p-型支撑基板81之间，以与n型阱区33和p-型支撑基板81接触的方式设置有n+型埋入层83。
n型扩散区31、n-型扩散区32、p型扩散区34、p型分离区35和n型扩散区37与实施方式一同样地，分别选择性地设置于外延层82的基板正面侧(与p-型支撑基板81侧相反的一侧)的表面层。设置于n型扩散区31、n-型扩散区32、p型扩散区34和n型扩散区37的各扩散区的配置、半导体基板30的正面上的电极结构与实施方式一相同。
为n型的外延层82的情况下，如虚线35’和虚线34’所示，以从基板正面起，沿深度方向贯穿n型阱区33(这里为n-型扩散区32)和n型的外延层82而到达p-型支撑基板81的方式配置p型分离区35和p型扩散区34。另外，为n型的外延层82的情况下，可以不设置n型扩散区31、n-型扩散区32和n型扩散区37，而在外延层82配置高侧电路区21、低侧电路区22、hvnmos14a、14b等。在外延层82形成高侧电路区21、低侧电路区22的情况下，n+型埋入层83和其正上方的外延层82相当于第一个第一半导体区。为p型的外延层82的情况下，可以由外延层82的一部分构成p型扩散区34和p型分离区35。
如以上所说明，根据实施方式二，即使在使用了外延基板的情况下也能够得到与实施方式一同样的效果。
(实施方式三)
接下来，对实施方式三的半导体集成电路装置的结构进行说明。图12是表示实施方式三的半导体集成电路装置的平面布局的俯视图。实施方式三的半导体集成电路装置的在n型阱区33内的hvnmos14a、14b的平面布局与实施方式一的半导体集成电路装置不同。具体而言，与实施方式一相比，hvnmos14a、14b在n型阱区33的比p型分离区35靠近外侧的位置中，配置于与第一vb拾取区36分离的位置。
更具体而言，在n型阱区33的与相邻的其他n型阱区33之间(这里为构成u相和v相的n型阱区33之间)的相间区域24接触的一个边且没有配置第一vb拾取区36的边33d配置有hvnmos14a、14b。另外，在n型阱区33(这里为构成w相的n型阱区33)的与相邻的n型扩散区37之间的相间区域25接触的一个边33d配置有hvnmos14a、14b。
如以上所说明，根据实施方式三，如果在n型阱区33的没有配置第一vb拾取区的边配置有电平转换电路，则能够得到与实施方式一同样的效果。
(实施方式四)
接下来，对实施方式四的半导体集成电路装置的结构进行说明。图13～图17是表示实施方式四的半导体集成电路装置的平面布局的俯视图。实施方式四的半导体集成电路装置的高侧电路区21的配置(即n型阱区33的配置)或者高侧电路区21和低侧电路区22的配置与实施方式一的半导体集成电路装置不同。
图13所示的hvic20与实施方式一的hvic20(参照图3)相比，低侧电路区22的个数多，在半导体基板30上具备三相的高侧电路区21和两个低侧电路区22。即，在半导体基板30分别选择性地设置有3个n型阱区33和2个n型扩散区37。这3个n型阱区33和这2个n型扩散区37并列地配置在一条直线上。3个n型阱区33的内部的各区域的构成和配置与实施方式一的hvic20相同。
2个n型扩散区37中的一个n型扩散区37a与例如实施方式一的hvic20同样地，以与构成w相的n型阱区33的没有配置第一vb拾取区36的一个边33d对置的方式被配置。另一个n型扩散区37b配置于构成v相和u相的n型阱区33之间的相间区域24。hvic20的输入信号处理电路11a(参照图2)的各电路部配置于2个n型扩散区37中的任一个。
即，构成v相和u相的n型阱区33之间的相间区域24与任一第一vb拾取区36均分离，所以可以在该相间区域24配置hvic20的输入信号处理电路11a。hvic20的输入信号处理电路11a的各电路部以容易配置的方式配置于n型扩散区37a、37b中的任一个。例如，输入信号处理电路11a的后述的pg以外的电路部和w相的pg电路(参照图18)配置于与构成w相的n型阱区33相邻的n型扩散区37a。hvic20的输入信号处理电路11a的v相和u相的pg电路配置于n型扩散区37b，该n型扩散区37b配置于构成v相和u相的n型阱区33之间的相间区域24。
由此，pg电路和hvnmos14a、14b的在半导体基板30的正面上的距离变近。因此，无需使hvnmos14a、14b的栅极配线等在半导体基板30上绕到与配置了该hvnmos14a、14b的n型阱区33分离的位置，能够减小各相的栅极驱动能力的偏差。另外，能够抑制因栅极电压变动而导致的自导通(selfturnon)(栅极电压上升引起hvnmos14a、14b出错而导通的现象)等误动作的发生。图13所示的hvic20的输入信号处理电路11a的配置和电路构成在后述的实施方式五中进行说明。
图14所示的hvic20与实施方式一的hvic20(参照图3)相比，高侧电路区21的个数少，具备2相(即2个：这里为a相和b相)的高侧电路区21。即，在半导体基板30分别选择性地设置有2个n型阱区33和1个n型扩散区37。构成a相和b相的各n型阱区33的内部的各区域的构成和配置与构成实施方式一的w相和v相的各n型阱区33相同。hvic20的输入信号处理电路11a的pg电路为2相。
图15所示的hvic20与实施方式一的hvic20(参照图3)相比，高侧电路区21的个数多，具备4相以上(即4个以上：这里为a相、b相、c相、d相、…n相。n为任意的文字，表示各相为各不相同的相)的高侧电路区21。4个以上的n型阱区33并列地配置于半导体基板30。在相邻的n型阱区33之间的相间区域26，每隔例如2个n型阱区33而配置有n型扩散区37。
具体而言，2个n型阱区33和1个n型扩散区37b依次并列地配置在同一条直线上，以该2个n型阱区33和1个n型扩散区37b为一组，反复配置有多组。各组的所有的n型阱区33和n型扩散区37b配置在同一条直线上。在图15中，对于重复一组中所含的2个n型阱区33而言，从左侧起，将第一组记为a相和b相，将第二组记为c相和d相。各组的2个n型阱区33的内部的各区域的构成和配置与实施方式一的构成w相和v相的各n型阱区33相同。
一个n型扩散区37a以例如与配置于最外端的构成a相的n型阱区33的没有配置第一vb拾取区36的一个边33d对置的方式被配置。对于其他n型扩散区37b而言，每隔并列配置的多个n型阱区33中的2个，在相邻的n型阱区33之间的相间区域24各配置一个n型扩散区37b。在图15中，在构成b相和c相的n型阱区33之间的相间区域26配置一个n型扩散区37b。并且，示出在构成d相的n型阱区33和与该n型阱区33的右侧相邻的省略图示的n型阱区33之间的相间区域26还配置了一个n型扩散区37b的状态。
在该图15所示的hvic20中，输入信号处理电路11a的各电路部以容易配置的方式配置于一个n型扩散区37a和多个n型扩散区37b中的任一个。例如，hvic20的输入信号处理电路11a的pg电路以外的电路部和a相的pg电路配置于与构成a相的n型阱区33相邻的n型扩散区37a。hvic20的输入信号处理电路11a的a相以外的pg电路被配置于n型扩散区37b，该n型扩散区37b每隔并列配置的多个n型阱区33中的2个而配置于相邻的n型阱区33之间的相间区域24。
图16所示的hvic20与实施方式一的hvic20(参照图3)的不同之处在于，以矩阵状的平面布局配置有构成三相的高侧电路区21的各n型阱区33以及构成1个低侧电路区22的n型扩散区37。具体而言，3个n型阱区33和1个n型扩散区37具有例如大致正方形的平面形状，分别配置成在大致正方形的半导体基板30的对角线上与该半导体基板30的4个顶点对置的平面布局。
与实施方式一同样地，在各n型阱区33，p型分离区91沿着n型阱区33的外周配置。第一vb拾取区92在没有配置p型分离区91的部分，沿着n型阱区33的外周而配置。hvnmos14a、14b分别配置于没有配置第一vb拾取区92的不同的边(顶点33f、33g之间的边和顶点33f、33h之间的边)。
具体而言，p型分离区91配置成例如以在大致正方形的n型阱区33的1个顶点33e附近，一部分打开的矩形包围高侧电路区21的周围的平面布局。p型分离区91从n型阱区33的与一个顶点33e对置的顶点33f起朝向该一个顶点33e而沿着n型阱区33的外周延伸，与一个顶点33e以外的剩余的三个顶点33f～33h对置，并且不到达该一个顶点33e的方式终端。
第一vb拾取区92与n型阱区33的不与p型分离区91对置的一个顶点33e对置，且沿着共享该一个顶点33e的2个边配置成大致l字状的平面布局。另外，第一vb拾取区92以从该一个顶点33e起不到达与该顶点33e共享一个边的顶点33g、33h的方式终端。第一vb拾取区92的端部在n型阱区33的比p型分离区91的端部靠近外侧的位置，可以与该p型分离区91的端部对置。
与实施方式一同样地，隔着相邻的n型阱区33之间的各相间区域24，该n型阱区33的以第一vb拾取区92沿着的方式配置的边(顶点33e、33g之间的边或顶点33e、33h之间的边)彼此对置，或者该边的对边(顶点33f、33g之间的边或顶点33f、33h之间的边)彼此对置。沿着n型阱区33的隔着与n型扩散区37之间的相间区域25而与该n型扩散区37对置的边以外的边配置有第一vb拾取区92。
在图16中示出在半导体基板30的两条对角线中的一条对角线上，构成u相和w相的n型阱区33彼此隔着半导体基板30的中心而对置。并且，示出在另一条对角线上，构成v相的n型阱区33和n型扩散区37隔着半导体基板30的中心而对置的情况。图16所示的hvic20的、n型阱区33、n型扩散区37、p型分离区91和第一vb拾取区92的配置以外的构成与实施方式一的hvic20(参照图3)相同。
图17所示的hvic20与图16所示的hvic20的不同之处在于，以与所有的n型阱区33对置的方式配置有n型扩散区37。3个n型阱区33并列地配置在同一条直线上。3个n型阱区33的配置以外的构成例如与图16所示的hvic20相同。n型扩散区37具有与所有的n型阱区33对置的大致长方形的平面形状，并且隔着相间区域25，与n型阱区33的没有配置第一vb拾取区92的边(例如顶点33f、33h之间的边)对置。
如以上所说明，根据实施方式四，即使在配置2相或4相以上的n型阱区的情况下也能够得到与实施方式一同样的效果。
(实施方式五)
接下来，在实施方式五中，对配置于低侧电路区22的hvic20的输入信号处理电路11a的电路构成进行说明。图18是表示hvic的输入信号处理电路的电路构成的电路图。图18所示的hvic20的输入信号处理电路11a的电路构成适用于实施方式一～实施方式四的各hvic20(图3、图12～图17)。hvic20的输入信号处理电路11a具备基准电压电路101、低电压误动作防止电路102、三相的比较器(comparator)103a～103c、第一端子105～第五端子109和pg电路110。pg电路110具备复位(reset)电路111、低通滤波器112和脉冲发生电路113。
基准电压电路101是以共用电位com(低电位侧线116的电位)为基准，将电源电位vdd1(例如，15v)变换成内部电源电位(例如，5v)的例如调节器(regulator)。向第一端子105输入电源电位vdd1。高电位侧线115连接到作为基准电压电路101的输出的内部电源电位。低电位侧线116与共用电位com的第五端子109连接，被固定到共用电位com。
低电压误动作防止电路102具有在pg电路110的电源电位vdd1成为预定电压以下时，停止向复位电路111的输出，防止pg电路110的误动作的低电压误动作防止(uvlo：undervoltagelockout：欠压锁定)功能。比较器103a～103c并列地连接到高电位侧线115与低电位侧线116之间。
比较器103a～103c的一个输入(+)端子分别与第二端子106～第四端子108连接，另一个输入(-)端子被施加比较器103a～103c的基准电位(未图示)。比较器103a～103c分别从第二端子106～第四端子108接收输入信号，将该输入信号的电位与预定的基准电压比较而输出低电平的信号。比较器103a～103c的输出(比较结果)分别被输入到各相(w相、v相、u相)的pg电路110的低通滤波器112，介由该低通滤波器112输出到脉冲发生电路113。
第二端子106～第四端子108是输入向各相的pg电路110的输入信号in_w、in_v、in_u的输入端子，相当于图2的输入端子in1。在比较器103a～103c的一个输入(+)端子与各第二端子106～第四端子108之间分别连接有齐纳二极管104a～104c的阴极端子。齐纳二极管104a～104c的阳极端子与低电位侧线116连接。齐纳二极管104a～104c分别具有使向比较器103a～103c的输入(+)端子的施加电压保持恒定的功能。
复位电路111具有控制从脉冲发生电路113向各hvnmos14a、14b的输出的功能。脉冲发生电路113是接收来自低通滤波器112的输入信号，输出置位(set)信号114a和复位(reset)信号114b的例如脉冲发生器(pg：pulsegenerator)。这些置位信号114a和复位信号114b是用于分别对hvnmos14a、14b进行栅极驱动的栅极信号，从各相的pg电路110的脉冲发生电路113被输入到相对应的相的hvnmos14a、14b。
这些图18所示的输入信号处理电路11a的各电路部(基准电压电路101、低电压误动作防止电路102、三相的比较器103a～103c和三相的pg电路110的各电路部(复位电路111、低通滤波器112、脉冲发生电路113))在图3、图12、图14所示的hvic20中全部配置于一个低侧电路区22。在图13所示的hvic20中，图18所示的输入信号处理电路11a的各电路部例如如图19所示，分开地配置于2个低侧电路区22。
图19是表示图13的hvic的输入信号处理电路的平面布局的一个例子的俯视图。如图19所示，hvic20的输入信号处理电路11a的pg电路110以外的各电路部(基准电压电路101、低电压误动作防止电路102、比较器103a～103c和齐纳二极管104a～104c)和w相的pg电路110的各电路部配置于2个n型扩散区37中的与构成w相的n型阱区33相邻的n型扩散区37a。w相的pg电路110的各电路部配置于该n型扩散区37a的构成w相的n型阱区33侧，向配置于该n型阱区33的hvnmos14a、14b分别输出置位信号114a和复位信号114b。
hvic20的输入信号处理电路11a的v相和u相的pg电路110的各电路部配置于n型扩散区37b，该n型扩散区37b配置于2个n型扩散区37中的构成v相和u相的n型阱区33之间的相间区域24。v相的pg电路110的各电路部配置于该n型扩散区37b的构成v相的n型阱区33侧，向配置于该n型阱区33的hvnmos14a、14b分别输出置位信号114a和复位信号114b。u相的pg电路110的各电路部配置于该n型扩散区37b的构成u相的n型阱区33侧，向配置于该n型阱区33的hvnmos14a、14b分别输出置位信号114a和复位信号114b。
如以上所说明，根据实施方式五，可以适用于实施方式一～实施方式四。
(实施例)
接下来，通过模拟对施加了噪声时注入到高侧电路区21的hvnmos14a、14b的电流量进行验证。图20a是表示实施例和比较例的模拟中使用的构成的立体图。图20b是表示施加于图20a的实施例和比较例的第一vb拾取区的噪声的波形的波形图。图20c是表示向图20a的实施例和比较例的注入电流比率的图表。
在图20a中，将上述的实施方式一的半导体集成电路装置(图3)的w相和v相的高侧电路区21(n型阱区33)示于右侧(以下，称为实施例131)。在实施例131中，以构成w相和v相的各n型阱区33的配置有第一vb拾取区36的边33c彼此隔着相间区域24而对置的方式配置有该各n型阱区33。
另外，在图20a中，将比较例132的w相和v相的高侧电路区21(n型阱区33)示于左侧。比较例132与实施例131的不同之处在于，构成v相的n型阱区33的配置有第一vb拾取区36的边33c与构成w相的n型阱区33的没有配置第一vb拾取区36的边33d(边33c的对边)隔着相间区域24而对置。
对于这些实施例131和比较例132而言，在对配置于构成v相的n型阱区33的第一vb拾取区36施加噪声(±dv/dt噪声、负电压浪涌)时，对向配置于构成w相的n型阱区33的hvnmos14a、14b的n+型漏区64注入的相间噪声的电流量进行了模拟，将模拟结果示于图20c。图20c的右侧是实施例131的结果，左侧是比较例132的结果。
施加于构成v相的n型阱区33的噪声是图20b的左侧所示的“±dv/dt噪声”和图20b的右侧所示的“负电压浪涌”。±dv/dt噪声是指配置有高侧电路区21的n型扩散区31的电压(高侧驱动电路12的最高电位vb)在微细时间dt[s：秒]下的瞬态异常电压变动。负电压浪涌是指n型扩散区31的电位比共用电位com(这里为接地电位gnd)低。
如图20c的左上侧所示，确认了在比较例132中，在对构成v相的n型阱区33施加±dv/dt噪声时，流到w相的hvnmos14a、14b的n+型漏区64(在图20c中记为“他相dr”)的最大电流为-9.55×10-4a。并且，流到构成v相和w相的各n型阱区33之间的相间区域24(在图20c中记为“gnd”)的最大电流为-1.08×10-1a。此时，从构成v相的n型阱区33向构成w相的n型阱区33的电流的注入比率(以下，称为从v相向w相的注入电流比率)为(-9.55×10-4a/-1.08×10-1a)×100≈0.8842％。
另外，如图20c的左下侧所示，确认了在比较例132中，在对构成v相的n型阱区33施加负电压浪涌时，流到w相的hvnmos14a、14b的n+型漏区64的最大电流为9.09×10-4a。并且，流到构成v相和w相的各n型阱区33之间的相间区域24的最大电流为4.25×101a。此时，从v相向w相的注入电流比率为(9.09×10-4a/4.25×101a)×100≈0.0021％。
另一方面，如图20c的右上侧所示，确认了在实施例中，在对构成v相的n型阱区33施加±dv/dt噪声时，流到w相的hvnmos14a、14b的n+型漏区64的最大电流为-5.19×10-4a。并且，流到构成v相和w相的各n型阱区33之间的相间区域24的最大电流为-1.04×10-1a。此时，从v相向w相的注入电流比率为(-5.19×10-4a/-1.04×10-1a)×100≈0.4990％。因此，可知实施例与比较例相比，能够使从施加了±dv/dt噪声时的v相向w相的注入电流比率降低44％(≈[1-(0.4990％/0.8842％)]×100)左右。
另外，如图20c的右下侧所示，确认了在实施例中，在对构成v相的n型阱区33施加负电压浪涌时，流到w相的hvnmos14a、14b的n+型漏区64的最大电流为4.26×10-6a。并且，流到构成v相和w相的各n型阱区33之间的相间区域24的最大电流为4.24×101a。此时，从v相向w相的注入电流比率为(4.26×10-6a/4.24×101a)×100≈0.00001％。因此，可知实施例与比较例相比，能够使从施加了负电压浪涌时的v相向w相的注入电流比率降低99.5％(≈[1-(0.00001％/0.0021％)]×100)左右。
以上，本发明不限于上述的实施方式，在不脱离本发明的主旨的范围内可以进行各种改变。例如，在上述的实施方式中，以构成高侧电路区的n型阱区和构成低侧电路区的n型扩散区的平面形状为矩形的情况为例进行了说明，但该n型阱区和n型扩散区的平面形状不限于此，可以进行各种改变。即，隔着相邻的n型阱区之间(或相邻的n型阱区与n型扩散区之间)的相间区域，该n型阱区的以第一vb拾取区沿着的方式配置的外周部分彼此对置，或者n型阱区(或n型阱区和n型扩散区)的没有配置第一vb拾取区的外周部分彼此对置即可，n型阱区和n型扩散区的平面形状可以是例如圆形状、矩形形状以外的多边形状。另外，本发明即便使导电型(n型、p型)反转也同样成立。
产业上的可利用性
如上所述，本发明的半导体集成电路装置对逆变器等电力转换装置、各种产业用机械的电源装置中使用的半导体集成电路装置有用。