本申请通常涉及半导体装置，尤其涉及鳍式场效应晶体管(finfieldeffecttransistor；finfet)及其制造方法。
背景技术：
全耗尽装置例如鳍式场效应晶体管(finfet)是能够使下一代栅极长度缩小至14纳米及以下的候选装置。鳍式场效应晶体管(finfet)提供三维架构，其中，将晶体管沟道抬升于半导体衬底的表面上方，而不是将沟道设置于该表面或在该表面下方。抬升式沟道使栅极可包覆沟道的侧面，以提供装置的改进静电控制。
finfet的制造通常运用自对准工艺(process)，以通过使用选择性蚀刻技术在衬底的表面上生产极薄的鳍片，例如20纳米宽或更小。接着，沉积栅极结构以接触各鳍片的多个表面，从而形成多栅极架构。
可将finfet包含于各种装置中，包括逻辑及存储器(memory)平台。不过，在同一芯片上包括不同功能的装置中，可能想要形成具有不同鳍片尺寸及/或鳍内间距的鳍片阵列。一种定义具有可变间距的多个鳍片的方法是自初始鳍片阵列切割选定鳍片。不过，应当了解，通过此种方法可实现的鳍片至鳍片间距是有限的。
在原位鳍片之间定义可变及可控间距已成问题，因为光刻工艺窗口不足，导致例如线宽变化及/或线粗糙。
技术实现要素：
本申请揭露一种双芯轴(dualmandrel)工艺，以定义具有局部定义的鳍片间距的不同鳍片阵列。依据各种实施例，可针对不同的功能例如逻辑及/或存储器应用配置各阵列内的鳍片间距。利用相应的第一组芯轴及第二组芯轴通过侧壁图像转移(sidewallimagetransfer；sit)技术可定义半导体衬底的第一区域及第二区域内的鳍片。利用第一图案化方案可定义该第一组芯轴，而利用第二图案化方案可定义该第二组芯轴。在特定实施例中，利用该第一组芯轴定义该第二组芯轴的子集。
依据本申请的实施例，一种形成半导体结构的方法包括：在半导体衬底上方形成底部芯轴层，以及在该底部芯轴层上方形成顶部芯轴层。蚀刻该顶部芯轴层，以在该衬底的第一区域内形成多个顶部牺牲芯轴；以及在该顶部牺牲芯轴的侧壁上形成顶部间隙壁(spacer)层。在特定实施例中，自该衬底的该第一区域内移除该顶部牺牲芯轴并自该衬底的第二区域内移除该顶部芯轴层的剩余部分。
该方法还包括：将对应该顶部间隙壁层的图案转移至该底部芯轴层中，以在该衬底的该第一区域内形成多个底部牺牲芯轴；以及蚀刻该底部芯轴层，以在该衬底的该第二区域内形成多个底部牺牲芯轴。在该衬底的该第一区域及第二区域内的底部牺牲芯轴的该形成可同时执行。
接着，在该衬底的该第一区域及第二区域内的该底部牺牲芯轴的侧壁上形成底部间隙壁层；以及将对应该底部间隙壁层的图案转移至该衬底中，以形成多个半导体鳍片。
附图说明
下面有关本申请的具体实施例的详细说明与下面的附图结合阅读时可被最好地理解，附图中，类似的附图标记表示类似的结构，且其中：
图1显示位于半导体衬底上的半导体鳍片阵列的示意剖视图，在该衬底的不同区域内形成有不同的鳍内间距；
图2为示意剖视图，显示设于半导体衬底上方的图案化架构以及用以在该衬底的第一区域内定义顶部组芯轴的掩膜层的图案化；
图3显示用以自该衬底的该第一区域内的非晶碳层形成该顶部组芯轴的反应离子蚀刻；
图4显示在该顶部组芯轴上方共形沉积顶部间隙壁层；
图5显示各向异性回蚀刻该顶部间隙壁层；
图6显示移除该非晶碳层，包括该顶部组芯轴；
图7显示形成光刻堆叠并图案化光阻层以在该衬底的第二及第三区域内定义底部组芯轴；
图8显示用以自该衬底的该第一、第二及第三区域内的非晶硅层形成该底部组芯轴的反应离子蚀刻；
图9显示自该底部组芯轴上方移除该顶部间隙壁层的剩余部分；
图10显示在该底部组芯轴上方共形沉积底部间隙壁层；
图11显示在各向异性回蚀刻该底部间隙壁层之后的图10的结构；
图12显示选择性移除该底部组芯轴；
图13显示利用该底部间隙壁层的剩余部分作为蚀刻掩膜蚀刻该半导体衬底以在该衬底的该第一、第二及第三区域中定义多个鳍片之后的中间架构；
图14显示在该第一、第二及第三区域内的选定鳍片上方形成阻挡掩膜；以及
图15显示在移除未受保护的鳍片之后及移除该阻挡掩膜之前在该半导体衬底上方所形成的多个鳍片阵列。
具体实施方式
现在将详细讨论有关本申请的发明主题的各种实施例，其中一些实施例被显示于附图中。附图中相同的附图标记将用以表示相同或类似的部件。
本发明揭露半导体结构及其制造方法，尤其用以形成在给定阵列内具有受控及可变鳍片间距的半导体鳍片阵列的双掩膜工艺。
请参照图1，处于中间制造阶段的半导体结构包括半导体衬底100，在其上形成多个半导体鳍片150。在该衬底的第一区域(i)内，将鳍片150配置为具有鳍内间距d1的阵列。尽管该示例实施例显示分别包括四个鳍片150的两个阵列，但可针对特定的功能或应用选择阵列数目及每个阵列的鳍片数目。例如，第一区域(i)可适于逻辑功能。
在该衬底的第二区域(ii)内，将鳍片150配置为具有间距d2的阵列。尽管为简单起见，该示例实施例仅显示分别包括两个鳍片的两个阵列，但可针对特定的功能或应用选择第二区域(ii)内的阵列数目及每个阵列的鳍片数目。例如，第二区域(ii)可适于第一类型存储器(例如，具有单个上拉装置、单个下拉装置，以及单个通栅装置的sram单元)。
在该衬底的第三区域(iii)内，依据各种实施例，将鳍片150配置为具有超过单个间距的阵列。请参照图1的第三区域(iii)，第一鳍片与第二鳍片隔开距离d3，而第二鳍片与第三鳍片隔开距离d4。尽管该示例实施例显示分别包括三个鳍片的两个阵列，但可针对特定的功能或应用选择鳍片的数目及鳍内间距。例如，第三区域(iii)可适于第二类型存储器(例如，具有单个上拉装置、一对下拉装置，以及一对通栅装置的sram单元)。因此，在各种实施例中，本方法能够在同一芯片上形成两个或更多不同的装置(例如，逻辑及存储器装置)。
本文中所使用的术语“间距”是指一个结构或特征(例如，第一鳍片或第一芯轴)与相邻结构或特征(例如，第二鳍片或第二芯轴)之间的距离。在该衬底的任意区域(i、ii、iii)内的间距(d1、d2、d3、d4)可在20至100纳米(例如，20、30、40、50、60、70、80、90或100纳米)的范围内独立定义，包括任意上述值之间的范围，不过也考虑更小及更大的间距值。在示例实施例中，d1≤d2≤d3≤d4。在另外的示例实施例中，d1≤d3≤d2≤d4或d1≤d3≤d4≤d2。在另外的实施例中，d1≤d4≤d2≤d3或d1≤d4≤d3≤d2。
术语“线宽”或“宽度”是指结构或特征的横向尺寸(例如，鳍片或芯轴的相对侧壁之间的距离)。示例鳍片具有5至20纳米(例如，5、10、15或20纳米)的宽度，包括在任意上述值之间的范围。由鳍片构成的“阵列”可包括任意整数个鳍片，n，其中，n≥2。
仍请参照图1，衬底100可包括半导体材料例如硅，例如单晶硅或多晶硅，或含硅材料。含硅材料包括但不限于单晶硅锗(sige)、多晶硅锗、碳掺杂硅(si:c)、非晶硅，以及其组合及多层。本文中所使用的术语“单晶”是指结晶固体，其中，整个固体的晶格至该固体的边缘基本连续且基本不断裂，基本没有晶界。
不过，衬底100不限于含硅材料，因为衬底100可包括其它半导体材料，包括ge及化合物半导体，包括第iii-v族化合物半导体如gaas、inas、gan、gap、insb、znse及zns，以及第ii-vi族化合物半导体例如cdse、cds、cdte、znse、zns及znte。
衬底100可为块体衬底或复合衬底例如绝缘体上半导体(semiconductor-on-insulator；soi)衬底，其自下而上包括操作(handle)部分、隔离层、以及半导体材料层。
衬底100可具有现有技术通常所用的尺寸且可包括例如半导体晶圆。示例晶圆直径包括但不限于50、100、150、200、300及450毫米。总衬底厚度可在从250微米至1500微米的范围内变化，不过，在特定的实施例中，该衬底厚度在725至775微米的范围内，这与硅cmos工艺中常用的厚度尺寸对应。例如，半导体衬底100可包括(100)取向的硅或(111)取向的硅。
在各种实施例中，鳍片150包括半导体材料例如硅，且可通过图案化并接着蚀刻半导体衬底100(也就是该半导体衬底的顶部)形成。在数个实施例中，鳍片150自半导体衬底100蚀刻并因此与其邻接。
现在请参照图2至图15，结合下面的说明，该些附图提供在半导体衬底100的不同区域内制造多个鳍片(例如，多个鳍片阵列)的示例方法，其中，在例如图1中所示的各区域内局部控制鳍片间距(d)。
请参照图2，在半导体衬底100上方设置图案化架构200，该架构包括可连续叠置形成的多个层。在该示例实施例中，图案化架构200自下而上包括底部硬掩膜220、底部芯轴层230、顶部芯轴层240、蚀刻停止层250、有机平坦化层260、含硅抗反射涂层(silicon-containinganti-reflectivecoating；siarc)270，以及光阻层280。
依据各种实施例，层或结构(包括上述层)的形成或沉积可涉及适于沉积该材料或层或形成该结构的一种或多种技术。此类技术包括但不限于化学气相沉积(chemicalvapordeposition；cvd)、低压化学气相沉积(low-pressurechemicalvapordeposition；lpcvd)、等离子体增强型化学气相沉积(plasma-enhancedchemicalvapordeposition；pecvd)、微波等离子体化学气相沉积(microwaveplasmachemicalvapordeposition；mpcvd)、金属有机cvd(metalorganiccvd；mocvd)、原子层沉积(atomiclayerdeposition；ald)、分子束外延(molecularbeamepitaxy；mbe)、电镀、无电镀、离子束沉积、旋涂、热氧化，以及物理气相沉积(physicalvapordeposition；pvd)技术例如溅镀或蒸镀。
仍请参照图2，衬垫氧化物层120直接形成于半导体衬底100上方，且可包括氧化物层例如二氧化硅层。可自包括硅源例如四乙基正硅酸盐(tetraethylorthosilicate；teos)及氧源例如氧气或臭氧的前驱体组等离子体沉积或热沉积衬垫氧化物120。可使用teos作为前驱体来旋涂衬垫氧化物120。衬垫氧化物120的厚度可在从3至10纳米(例如3、5或10纳米)的范围内变化，包括任意上述值之间的范围，不过考虑更大及更小的厚度。在衬垫氧化物120上方设置图案化架构200。衬垫氧化物120可充当半导体衬底100与上方硬掩膜200之间的缓冲层。
在该示例实施例中，底部硬掩膜200例如氮化物硬掩膜层直接位于衬垫氧化物层120上方。示例硬掩膜220包括氮化硅，且可具有20至50纳米(例如20、25、30、35、40、45或50纳米)的厚度，包括在任意上述值之间的范围。底部硬掩膜220适于在后续工艺期间充当蚀刻停止层。本文中所使用的“硬掩膜”包括无机材料。
在底部硬掩膜220上方形成底部芯轴层230。例如，底部芯轴层230可包括非晶硅(a-si)。非晶元素硅可通过化学气相沉积来沉积，例如在450℃至700℃的范围内的温度下的低压化学气相沉积(lpcvd)。可使用硅烷(sih4)作为cvd硅沉积的前驱体。底部芯轴层230可具有50至150纳米(例如，50、75、100、125或150纳米)的厚度，包括在任意上述值之间的范围，不过可使用更大及更小的厚度。如下面进一步详细说明，底部芯轴层230适于经图案化而为本文中所述的鳍片图案化工艺提供牺牲芯轴。
顶部芯轴层240例如非晶碳(a-c)层形成于底部芯轴层230上方并适于经图案化而为本文中所述的鳍片图案化工艺提供牺牲芯轴。例如，可在200℃至700℃的沉积温度下自包括烃源及稀释气体的气体混合物形成非晶碳层。
可包括于用以形成非晶碳层240的该烃源中的示例烃类化合物可由式cxhy描述，其中，1≤x≤10且2≤y≤30。此类烃类化合物可包括但不限于烷烃例如甲烷，乙烷，丙烷，丁烷及其异构体异丁烷，戊烷及其异构体异戊烷及新戊烷，己烷及其异构体2-甲基戊烷、3-甲基戊烷、2,3-二甲基丁烷、2,2-二甲基丁烷，以及类似物；烯烃例如乙烯，丙烯，丁烯及其异构体，戊烯及其异构体，以及类似物；二烯烃例如丁二烯、异构二烯、戊二烯、己二烯及类似物，以及卤代烯烃包括单氟乙烯、二氟乙烯、三氟乙烯、四氟乙烯、氯乙烯、二氯乙烯、三氯乙烯、四氯乙烯，以及类似物；以及炔烃例如乙炔、丙炔、丁炔、乙烯基乙炔及其衍生物等。其它烃类化合物包括芳香分子例如苯、苯乙烯、甲苯、二甲苯、乙苯、苯乙酮、苯甲酸甲酯、乙酸苯酯、苯酚、甲酚、呋喃以及类似物，以及卤代芳香化合物，包括一氟苯、二氟苯、四氟苯、六氟苯及类似物。
合适的稀释气体可包括但不限于氢(h2)、氦(he)、氩(ar)、氨(nh3)、一氧化碳(co)、二氧化碳(co2)，及其混合物。
顶部芯轴层240可具有50至150纳米(例如，50、75、100、125或150纳米)的厚度，包括在任意上述值之间的范围，不过可使用更大及更小的厚度。可选地，原始沉积的非晶碳(a-c)层可在大于200℃的固化温度下例如通过曝光于uv辐射来固化。在各种实施例中，该非晶碳层包括软蚀刻掩膜。本文中所使用的“软掩膜”包括聚合物或其它有机材料。
应当了解，在特定实施例中，在当前所揭露的方法的不同阶段期间，可以传统方式图案化该非晶硅层及该非晶碳层，以形成芯轴。在图案化以后，在该芯轴的相对侧上形成侧间隙壁。接着，可移除该芯轴，保留该对侧间隙壁。相应地，该侧间隙壁可用以图案化下方层。
在非晶碳层240上方形成低温氧化物(lowtemperatureoxide；lto)层250，也就是二氧化硅层。可在与下方非晶碳层兼容的温度下沉积该低温氧化物层。例如，可在小于300℃的温度下沉积lto层250。在各种实施例中，该低温氧化物充当非晶碳层240与上方有机平坦化层(organicplanarizationlayer；opl)260之间的蚀刻停止层。
在lto层250上方设置光掩膜层，例如有机平坦化层(opl)260。该有机平坦化层可通过旋涂工艺形成并接着进行干燥。例如，opl260可包括旋涂碳材料。opl260的厚度可在从100至900纳米的范围内变化，不过可使用更大及更小的厚度。
含硅抗反射涂层(siarc)270位于有机平坦化层260上方。该siarc层可包括交联含硅聚合物。示例siarc层可具有15至45％的硅含量。siarc层270因其硅含量而可被用作相对光阻层280或其它软掩膜具有高度蚀刻选择性的硬掩膜。
光阻层280位于该siarc层上方。该光阻可包括正型光阻组合物、负型光阻组合物，或混合型光阻组合物。该光阻材料层可通过沉积工艺例如旋涂形成。
请参照图2的第一区域(i)，通过使用任意传统的光刻及蚀刻工艺可蚀刻opl层260以形成图案化掩膜262。依据各种实施例，使所沉积的光阻层280经历辐射图案，并利用传统的光阻显影剂显影所曝光的光阻材料。在当前实施例中，这在第一区域(i)内提供图案化光阻层。接着，通过使用至少一个图案转移蚀刻工艺，将由该图案化光阻材料提供的该图案转移至该arc层及opl层中，以及移除该光阻层及arc层。
该图案转移蚀刻工艺通常为各向异性(anisotropic)蚀刻。在特定的实施例中，可使用干式蚀刻工艺例如反应离子蚀刻。在其它实施例中，可使用湿化学蚀刻剂。在其它实施例中，可使用干式蚀刻及湿式蚀刻的组合。lto层250可在图案化opl层260期间充当蚀刻停止层。
请参照图3，通过使用图案化掩膜262作为蚀刻掩膜，使用另一个蚀刻步骤来蚀刻穿过lto层250而将该上方图案转移至顶部芯轴(例如，非晶碳)层240中，以形成多个顶部芯轴242。将包括光阻280、siarc270及opl260的该光刻堆叠与lto层250一起移除。将第二区域(ii)及第三区域(iii)排除在外，在第一区域(i)内可形成顶部芯轴242。也就是说，依据各种实施例，顶部芯轴层240在该半导体衬底的第二及第三区域(ii，iii)内保持未图案化。
接着，请参照图4，在第一区域(i)内的顶部芯轴242上方以及在第二区域(ii)及第三区域(iii)内的未图案化顶部芯轴层240的顶部上方形成顶部间隙壁层320。在各种实施例中，顶部间隙壁层320的形成包括共形沉积工艺例如化学气相沉积(cvd)工艺。顶部间隙壁320的厚度可在从20至50纳米(例如20、30、40或50纳米)的范围内变化，包括在任意上述值之间的范围。
顶部间隙壁320可包括例如二氧化硅(sio2)。或者，顶部间隙壁320可包括其它介电材料例如氮化硅、氮氧化硅、低k材料，或这些材料的任意合适组合。示例低k材料包括但不限于非晶碳、氟掺杂氧化物、碳掺杂氧化物、sicoh或sibcn。市场上有售的低k介电产品及材料包括道康宁(dowcorning)公司的silktm及多孔silktm，应用材料(appliedmaterials)公司的blackdiamondtm，德州仪器(texasinstrument)公司的coraltm以及台积电(tsmc)公司的blackdiamondtm及coraltm。本文中所使用的低k材料具有小于二氧化硅的介电常数的介电常数。
在形成顶部间隙壁层320之后接着执行各向异性蚀刻，例如反应离子蚀刻，以自水平表面移除该间隙壁材料，从而暴露第一区域(i)内的顶部芯轴242及底部芯轴层230的顶部表面，并暴露第二区域(ii)及第三区域(iii)内的未图案化顶部芯轴层240的顶部表面，如图5中所示。在该各向异性蚀刻以后，薄结构的顶部间隙壁层320保留于各顶部芯轴242的侧壁上。
请参照图6，接着，相对该顶部间隙壁层材料及底部芯轴层230选择性移除非晶碳层240的剩余部分，包括第一区域(i)内的顶部组芯轴242，以定义包括该顶部间隙壁层的剩余部分的顶部蚀刻掩膜322。顶部蚀刻掩膜322用以图案化第一区域(i)内的底部芯轴层230。例如，通过使用传统的蚀刻方法如各向异性湿式蚀刻工艺可移除该非晶碳。顶部蚀刻掩膜322可包括以50至150纳米(例如，50、100或150纳米，包括在任意上述值之间的范围)的间距排列的具有20至50纳米(例如，20、30、40或50纳米)的宽度的结构。
请参照图7，在图6的结构上方形成自下而上包括有机平坦化层(opl)260、含硅抗反射涂层(siarc)270及光阻层280的光刻堆叠。在该示例实施例中，在底部芯轴层230的顶部表面上方直接形成有机平坦化层(opl)260。
在该衬底的第二及第三区域(ii，iii)内，通过使用传统的光刻技术图案化光阻层280，以形成用以定义底部组芯轴的图案化掩膜。以如上所述的方式，将该光阻图案转移至该arc层及opl层，并移除该光阻层及arc层。如此，在一些实施例中，位于第二及第三区域(ii，iii)内的该剩余opl可形成图案化掩膜层(未显示)。将第一区域(i)排除在外，在第二区域(ii)及第三区域(iii)内可图案化opl260。
请参照图8，使用蚀刻步骤例如反应离子蚀刻步骤，以自该衬底的该第一、第二及第三区域内的非晶硅层230定义底部芯轴232。通过使用已知用以实施此类图案化技术的任意传统光刻及蚀刻(反应离子蚀刻)工艺可实现该si材料的该图案化。
在该半导体衬底的第一区域(i)内，由顶部蚀刻掩膜322提供的图案被转移至底部芯轴层230中，从而在第一区域(i)内形成底部芯轴232，同时在第二区域(ii)及第三区域(iii)内，由光阻层280提供的图案(以及随后的图案化opl层260)被转移至底部芯轴层230中，从而在第二区域(ii)及第三区域(iii)内形成底部芯轴232。请参照图9，接着，自底部组芯轴上方移除顶部蚀刻掩膜322及上方层。例如，可通过使用湿式蚀刻剥离剩余的顶部蚀刻掩膜322。
图10显示在底部组芯轴232上方共形沉积底部间隙壁层340。用以形成底部间隙壁层340的工艺及材料可与上述用以形成顶部间隙壁层320的工艺及材料相同。在特定实施例中，底部间隙壁层340的厚度可在从5至20纳米(例如5、10、15或20纳米)的范围内变化，包括在任意上述值之间的范围。在特定实施例中，底部间隙壁层340的厚度小于顶部间隙壁层320的厚度。
请参照图11，在形成底部间隙壁层340之后接着执行各向异性蚀刻，以自水平表面移除该间隙壁层。该底部间隙壁层的该回蚀刻暴露底部芯轴232及底部硬掩膜220的顶部表面，其可在该回蚀刻期间充当蚀刻停止层。在该各向异性蚀刻以后，薄结构的底部间隙壁层保留于各底部芯轴232的侧壁上。在该示例实施例中，保留于该底部芯轴的该侧壁上的该薄结构的底部间隙壁层在各区域i、ii及iii中同时形成。
请参照图12，相对侧壁结构342及底部硬掩膜220选择性移除非晶硅层230的剩余部分(也就是底部组芯轴232)，以定义包括侧壁结构342的底部蚀刻掩膜。相应地，该侧壁结构可用以图案化该衬底的第一、第二及第三区域内的鳍片150。
在各种实施例中，以规则间距d1设置该半导体衬底的第一区域(i)例如逻辑区内的侧壁结构342。以规则间距d2设置该半导体衬底的第二区域(ii)例如第一存储器区内的侧壁结构342。以不规则间距设置该半导体衬底的第三区域(iii)例如第二存储器区内的侧壁结构342。
图13显示在蚀刻底部硬掩膜220、衬垫氧化物120及半导体衬底100以在该衬底的第一、第二及第三区域中定义多个鳍片150(如底部蚀刻掩膜342所定义)之后的中间架构。在各种实施例中，鳍片150可具有5纳米至20纳米的宽度，40纳米至150纳米的高度，以及20纳米至100纳米的间距(d1至d4)，不过也考虑其它尺寸。
请参照图14，鳍片150包括主动鳍片(activefins)150-a及伪鳍片(dummyfins)150-d。伪鳍片150-d不起作用，但它们的形成提升工艺的再现性。在此制造阶段，衬垫氧化物120及底部硬掩膜220可位于鳍片150上方。依据各种实施例，利用经连续图案化以形成顶部组芯轴及底部组芯轴的一对芯轴层，通过多个图案化及蚀刻工艺定义主动鳍片150-a。
在鳍片形成以后，可使用鳍片切割及鳍片移除工艺以自正在制造的特定电路或装置移除不想要的鳍片(例如，伪鳍片)或其部分。依据特定实施例，在该主动鳍片及伪鳍片上方形成光阻层，并通过使用传统的光刻对其图案化来形成阻挡掩膜400，该阻挡掩膜覆盖该第一、第二及第三区域内的主动鳍片150-a。接着，请参照图15，通过使用合适的蚀刻工艺移除暴露的伪鳍片150-d。例如，通过使用选择性湿式蚀刻例如基于koh或tmah的各向异性蚀刻或选择性干式蚀刻可移除不想要的鳍片结构。示例干式蚀刻包括在微波或远程等离子体系统中的hbr/cl2/o2化学。
图15显示在移除未受保护的伪鳍片150-d以后，在该半导体衬底上方所形成的分别具有受控且不同的鳍内间距的多个鳍片阵列。例如，在该衬底的第一区域(i)例如逻辑区内的主动鳍片150-a以规则间距d1设置。在该衬底的第二区域(ii)例如第一存储器区内的主动鳍片150-a以规则间距d2设置，而在该衬底的第三区域(iii)例如第二存储器区内的主动鳍片150-a以不规则间距设置。
在蚀刻该伪鳍片以后，通过额外工艺移除该图案化光阻层、衬垫氧化物120及底部硬掩膜220，该工艺可为干式蚀刻、湿式蚀刻，或其组合。图1中显示所得结构。
可在制造具有任意数目的鳍片的装置时使用本文中所揭露的方法及结构，其包括逻辑及存储器专用鳍片阵列的独立图案化。所揭露的方法可用以在单个芯片上共集成存储器与逻辑装置。可执行另外的工艺步骤来完成该装置制造，例如形成栅极电极、掺杂源漏区、形成接触等。
本文中所揭露的方法可用于集成电路(ic)芯片的制造中。制造者可以原始晶圆形式(也就是，作为具有多个未封装芯片的单个晶圆)、作为裸芯片、或者以封装形式，分配该集成电路芯片。在后一种情况中，芯片通常设于单芯片封装中(例如塑料承载件，其具有附着至母板或其它更高层次承载件的引脚)或者多芯片封装中(例如陶瓷承载件)。将该芯片与其它芯片、分立电路元件和/或其它信号处理装置集成，作为中间产品例如母板的部分，或者作为面向消费者的产品。该面向消费者的产品可为包括集成电路芯片的任意产品，涉及范围从玩具及在手持电子设备例如电话的其它低端应用，直至具有中央处理器、显示器、键盘或其它输入/输出装置(i/o)的先进电脑产品。
除非上下文中另外明确指出，否则本文中所使用的单数形式“一”、“一个”以及“该”包括复数形式。因此，除非上下文中另外明确指出，否则，例如，提到具有“间距”的鳍片阵列包括具有两个或更多“间距”的多个阵列。
除非另外明确指出，否则本文中所阐述的任意方法并不意图被解释为需要以特定顺序执行其步骤。相应地，若方法权利要求没有实际叙述其步骤将要遵循的顺序或者没有在权利要求或说明中另外具体陈述该些步骤限于特定的顺序，则不意图推定任意特定的顺序。在任意一个权利要求中任意叙述的单个或多个特征或态样可与任意其它一个或多个权利要求中的任意其它叙述特征或态样组合或交换。
应当理解，当提到一个元件例如层、区或衬底形成于、沉积于或设于另一个元件“上”或“上方”时，它可直接位于该另一个元件上或者也可存在中间元件。相比之下，当提到一个元件“直接位于另一个元件上”或“直接位于另一个元件上方”时，不存在中间元件。
尽管可通过使用连接词“包括”来揭露特定实施例的各种特征、元件或步骤，但应当理解，其隐含了包括可通过使用连接词“由...组成”或“基本由...组成”说明的那些的替代实施例。因此，例如，包括硅的鳍片的隐含替代实施例包括该鳍片基本由硅组成的实施例以及该鳍片由硅组成的实施例。
本领域的技术人员将清楚，可对本发明作各种修改及变更而不背离本发明的精神及范围。由于包含本发明的精神及实质的所揭露实施例的修改、组合、子组合及变更可发生于本领域的技术人员，因此，本发明应当被解释为包括所附权利要求及其等同的范围内的全部。