本发明涉及半导体制造技术领域，特别是涉及一种半导体器件的制备方法。
背景技术：
半导体行业的目标之一是缩小半导体器件的尺寸。为实现这个目标，半导体器件的各个部分的关键尺寸(criticaldimension,简称cd)越来越小，例如栅极的关键尺寸、接触孔(contact)的关键尺寸等都越来越小。然而，当接触孔的关键尺寸减小到一定尺寸时，会出现接触孔不能完全打开或栅极漏电等问题，影响器件的可靠性以及性能。
技术实现要素：
本发明的目的在于，提供一种半导体器件的制备方法，可以增加接触孔的可靠性，从而提高器件的性能。
为解决上述技术问题，本发明提供一种半导体器件的制备方法，包括：
提供半导体衬底，所述半导体衬底上形成有多个结构，相邻的所述结构之间具有凹槽，所述结构包括栅极部分和位于所述栅极部分上的第一掩膜层；
在所述凹槽中填充第一电介质层；
至少去除所述第一掩膜层顶部中间区域的部分厚度，所述第一掩膜层顶部边缘区域高于所述第一掩膜层顶部中央区域；
形成第二电介质层，所述第二电介质层覆盖所述第一掩膜层和第一电介质层；以及
进行选择性刻蚀，去除部分所述第一电介质层和部分所述第二电介质层。
进一步的，在所述半导体器件的制备方法中，采用研磨工艺对所述第一电介质层和第一掩膜层进行研磨，其中，所述第一掩膜层的研磨速率大于所述第一电介质层的研磨速率。
进一步的，在所述半导体器件的制备方法中，所述研磨工艺的压力大于等于2psi。
进一步的，在所述半导体器件的制备方法中，所述第一掩膜层的研磨速率大于所述第一电介质层的研磨速率的2倍。
进一步的，在所述半导体器件的制备方法中，在所述凹槽中填充第一电介质层的步骤中，还在所述第一掩膜层上覆盖所述第一电介质层。
进一步的，在所述半导体器件的制备方法中，在去除部分厚度的所述第一掩膜层之前，进行预研磨，暴露出所述第一掩膜层。
进一步的，在所述半导体器件的制备方法中，在去除部分厚度的所述第一掩膜层之前，采用干法刻蚀工艺，将所述第一掩膜层上覆盖所述第一电介质层减薄至一预定厚度。
进一步的，在所述半导体器件的制备方法中，所述预定厚度为
进一步的，在所述半导体器件的制备方法中，所述预研磨工艺的压力小于2psi。
进一步的，在所述半导体器件的制备方法中，在去除部分厚度的所述第一掩膜层之前，所述第一掩膜层的厚度为
进一步的，在所述半导体器件的制备方法中，在去除部分厚度的所述第一掩膜层之后，在去除部分厚度的所述第一掩膜层之后，所述第一掩膜层边缘区域比所述第一掩膜层顶部中央区域高
进一步的，在所述半导体器件的制备方法中，在去除部分厚度的所述第一掩膜层之后，所述第一掩膜层边缘区域的剩余厚度大于等于
进一步的，在所述半导体器件的制备方法中，所述第一掩膜层的材料为氮化硅。
进一步的，在所述半导体器件的制备方法中，所述第一电介质层的材料为氧化物。
进一步的，在所述半导体器件的制备方法中，采用流体化学气相沉积工艺或旋涂工艺形成所述第一电介质层。
进一步的，在所述半导体器件的制备方法中，所述栅极部分包括自下至上依次层叠的浮栅、栅间介质层以及控制栅。
进一步的，在所述半导体器件的制备方法中，采用等离子体增强化学气相沉积法或高密度电浆法沉积法形成所述第二电介质层。
进一步的，在所述半导体器件的制备方法中，所述第二电介质层的材料为氧化物。
进一步的，在所述半导体器件的制备方法中，进行选择性刻蚀的步骤包括：
在所述第二电介质层上形成图形化的第二掩膜层；
以所述第二掩膜层为掩膜进行刻蚀，去除部分所述第一电介质层和部分所述第二电介质层。
进一步的，在所述半导体器件的制备方法中，在所述第二电介质层和第二掩膜层之间，自下至上还形成有硬掩膜层和抗反射层。
进一步的，在所述半导体器件的制备方法中，所述硬掩膜层的材料为碳。
进一步的，在所述半导体器件的制备方法中，所述半导体衬底包括有源区，经过选择性刻蚀后，暴露出部分所述有源区。
与现有技术相比，本发明提供的半导体器件的制备方法具有以下优点：
在本发明提供的半导体器件的制备方法中，至少去除所述第一掩膜层顶部中间区域的部分厚度，所述第一掩膜层顶部边缘区域高于所述第一掩膜层顶部中央区域，在进行选择性刻蚀时，所述第一掩膜层顶部的边缘区域比所述第一掩膜层顶部的中间区域的刻蚀速度快，所述第一掩膜层顶部边缘区域的较高的厚度可以补偿较快的刻蚀速度带来的刻蚀损失，在保证接触孔完全打开的同时，可以避免所述栅极部分上顶角被暴露，可以增加接触孔的可靠性，从而提高器件的性能。并且，所述第一掩膜层顶部边缘区域的较高的厚度可以补偿较快的刻蚀速度带来的刻蚀损失，可以使得所述第一掩膜层顶部边缘具有利于填充的弧度，在后续填充导电材料以形成导电插塞时，有利于导电材料的填充。此外，还可以保证所述第一掩膜层215具有足够多的剩余厚度。
附图说明
图1-图5为一种半导体器件在制备过程中的结构示意图；
图6为本发明一实施例的半导体器件的制备方法的流程图；
图7-图15为本发明一实施例的半导体器件在制备过程中的结构示意图。
具体实施方式
图1-图5为一种半导体器件在制备过程中的结构示意图。图1为结构的俯视图，在图1中清楚地显示结构，省略了电介质层、掩膜层和刻蚀停止层。图2为图1沿aa’线的剖面图，图3为图1沿bb’线的剖面图。
参考图1至图3，半导体衬底100包括有源区101以及隔离区102，半导体衬底100上形成有栅极部分110，所述栅极部分110上形成有第一掩膜层111。电介质层120覆盖第一掩膜层111和半导体衬底100，在所述电介质层120上形成图形化的第二掩膜层130。
当以第二掩膜层130为掩膜进行刻蚀时，会出现图4和图5两种情况，其中，图4和图5为图1的结构进行刻蚀后沿bb”线的剖面图。如图4所示，由于接触孔121深宽比较大，如果刻蚀不足，底部的所述电介质层120和刻蚀停止层112不能去除干净，接触孔(contact)121内会残留部分所述电介质层120，在接触孔121内填充导电插塞后，导电插塞无法将有源区101电性引出；如图5所示，如果刻蚀过量，第一掩膜层111会过多的去除，特别是所述栅极部分110上顶角的第一掩膜层111被去除，使得所述栅极部分110上顶角(a区域)被暴露，在接触孔121内填充导电插塞后，导电插塞和栅极部分110串联漏电。
发明人进行研究发现，当以第二掩膜层130为掩膜进行刻蚀时，第一掩膜层111顶部的边缘区域(a区域)比第一掩膜层111顶部的中间区域的刻蚀速度快，使得所述栅极部分110上顶角(a区域)被暴露。发明人进一步研究发现，如果在刻蚀之前，使得所述第一掩膜层111顶部边缘区域高于所述第一掩膜层111顶部中间区域，则可以补偿在刻蚀时第一掩膜层111顶部的边缘区域的过多刻蚀损失，使得所述栅极部分110上顶角(a区域)不会被暴露。
根据上述研究，发明人提供一种半导体器件的制备方法，如图6所示，包括：
步骤s11、提供半导体衬底，所述半导体衬底上形成有多个结构，相邻的所述结构之间具有凹槽，所述结构包括栅极部分和位于所述栅极部分上的第一掩膜层；
步骤s12、在所述凹槽中填充第一电介质层；
步骤s13、至少去除所述第一掩膜层顶部中间区域的部分厚度，所述第一掩膜层顶部边缘区域高于所述第一掩膜层顶部中央区域；
步骤s14、形成第二电介质层，所述第二电介质层覆盖所述第一掩膜层和第一电介质层；以及
步骤s15、进行选择性刻蚀，去除部分所述第一电介质层和部分所述第二电介质层。
至少去除所述第一掩膜层顶部中间区域的部分厚度，所述第一掩膜层顶部边缘区域高于所述第一掩膜层顶部中央区域，在进行选择性刻蚀时，所述第一掩膜层顶部的边缘区域比所述第一掩膜层顶部的中间区域的刻蚀速度快，所述第一掩膜层顶部边缘区域的较高的厚度可以补偿较快的刻蚀速度带来的刻蚀损失，在保证接触孔完全打开的同时，可以避免所述栅极部分上顶角被暴露，可以增加接触孔的可靠性，从而提高器件的性能。并且，所述第一掩膜层顶部边缘区域的较高的厚度可以补偿较快的刻蚀速度带来的刻蚀损失，可以使得所述第一掩膜层顶部边缘具有利于填充的弧度，在后续填充导电材料以形成导电插塞时，有利于导电材料的填充。此外，还可以保证所述第一掩膜层215具有足够多的剩余厚度。
下面将结合示意图对本发明的半导体器件的制备方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。为了清楚，对于本领域技术人员公知的内容，本文中不再描述应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
以下请参阅图7-图15具体说明本发明的半导体器件的制备方法。
首先，进行步骤s11，提供半导体衬底，所述半导体衬底上形成有多个结构，相邻的所述结构之间具有凹槽，所述结构包括栅极部分和位于所述栅极部分上的第一掩膜层。具体的，在本实施例中，所述步骤s11包括以下子步骤：
如图7所示，提供所述半导体衬底200，所述半导体衬底200的材料可以为单晶硅(si)、单晶锗(ge)、硅锗(gesi)或碳化硅(sic)，也可以是绝缘体上硅(soi)，绝缘体上锗(goi)；或者还可以为其它的材料，例如砷化镓等iii-v族化合物，在本实施例中，所述半导体衬底200的材料为单晶硅(si)。所述半导体衬底200包括有源区201以及隔离区。
在所述半导体衬底200上形成栅极膜层，继续参考图7，在本实施例中，所述栅极膜层包括浮栅膜211’、栅间介质层膜212’以及控制栅膜213’，其中，所述栅间介质层膜212’可以包括自下至上依次堆叠的氧化层、氮化层、氧化层，用于形成ono层。此外，所述浮栅膜211’和半导体衬底200之间还可以形成氧化层214’，用于形成栅氧层；
如图8所示，在所述栅极膜层上形成第一掩膜215’，在本实施例中，所述第一掩膜215’的材料为氮化硅，可以采用化学气相沉积工艺或炉管工艺形成所述氮化硅。较佳的，所述第一掩膜215’的厚度较厚，为预留步骤s13中的第一掩膜层的刻蚀量，优选的，所述第一掩膜215’为
如图9所示，选择性刻蚀所述第一掩膜215’以及栅极膜层、氧化层214’，形成所述栅极结构210以及位于所述栅极结构210上的第一掩膜层215，并且，在所述栅极结构210和第一掩膜层215所形成的结构210a之间形成凹槽221，所述结构包括栅极部分和位于所述栅极部分上的第一掩膜层。其中所述栅极结构210包括自下至上依次层叠的浮栅211、栅间介质层212以及控制栅213，所述栅极结构210与所述半导体衬底200之间形成有栅氧层214；
之后，还可以在所述栅极结构210的侧壁处形成侧墙，所述侧墙为本领域的普通技术人员可以理解的，在图中未具体示出。
然后，进行步骤s12，在所述凹槽221中填充第一电介质层，较佳的，所述第一电介质层的材料为氧化物。具体的，在本实施例中，所述步骤s12包括以下子步骤：
如图10所示，采用流体化学气相沉积工艺或旋涂工艺等工艺形成所述第一电介质层220，所述第一电介质层220填充所述凹槽221，并覆盖所述第一掩膜层215。由于所述凹槽221的深宽比较大，往往大于10:1，所以，采用流体化学气相沉积工艺或旋涂工艺等工艺可以使得所述第一电介质层220较好的填充进所述凹槽221中，但是，采用流体化学气相沉积工艺或旋涂工艺等工艺可以使得所述第一电介质层220的质地较软，刻蚀的阻挡性较差；
如图11所示，对所述第一电介质层220进行平坦化，并暴露出所述第一掩膜层215。一般的，采用预研磨工艺处理所述第一电介质层220，去除高于所述第一掩膜层215的所述第一电介质层220，较佳的，所述预研磨工艺的压力小于2psi，可以保证预研磨的速度，此时，所述第一掩膜层215的研磨速率小于所述第一电介质层220的研磨速率。
在其它实施例中，预研磨工艺可以替换为干法刻蚀工艺，将所述第一掩膜层215上覆盖所述第一电介质层220减薄至一预定厚度，所述预定厚度较佳的为
之后，进行步骤s13，如图12所示，至少去除所述第一掩膜层215顶部中间区域的部分厚度，使得所述第一掩膜层215顶部边缘区域高于所述第一掩膜层215顶部中央区域。较佳的，采用研磨工艺对所述第一电介质层220和第一掩膜层215进行研磨，其中，所述第一掩膜层215的研磨速率大于所述第一电介质层220的研磨速率，优选的，所述第一掩膜层的研磨速率大于所述第一电介质层的研磨速率的2倍，使得所述第一掩膜层215顶部边缘区域的去除量小于所述第一掩膜层215顶部中央区域的去除量，使得所述第一掩膜层215顶部边缘区域高于所述第一掩膜层215顶部中央区域。较佳的，所述预研磨工艺的压力大于等于2psi(poundspersquareinch，磅/平方英寸)，可以保证所述第一掩膜层215的研磨速率大于所述第一电介质层220的研磨速率。
在去除部分厚度的所述第一掩膜层215之后，所述第一掩膜层215边缘区域高出所述第一掩膜层215顶部中央区域的高度h1为
接着，进行步骤s14，如图13所示，采用等离子体增强化学气相沉积法或高密度电浆法沉积法等方法形成第二电介质层230，所述第二电介质层230覆盖所述第一掩膜层215和第一电介质层230。在本实施例中，所述第二电介质层230的材料为氧化物。采用等离子体增强化学气相沉积法或高密度电浆法沉积法等方法形成所述第二电介质层230的质地较硬，刻蚀的阻挡性较好，在后续步骤去除硬掩膜层和抗反射层时，使得被第二掩膜层覆盖的所述第二电介质层230可以保留下来。
随后，进行步骤s15，进行选择性刻蚀，去除部分所述第一电介质,220和部分所述第二电介质层230。具体的，在本实施例中，所述步骤s15包括以下子步骤：
参考图13和图14，在所述第二电介质层230上形成图形化的第二掩膜层243，较佳的，在所述第二电介质层230和第二掩膜层243之间，自下至上还形成硬掩膜层241和抗反射层242，以提高在选择性刻蚀中的刻蚀可靠性，保证刻蚀的形貌，其中，所述硬掩膜层241的材料为碳，例如无定形碳，可以有效地提高刻蚀的形貌。其中，图14为结构的俯视图，图13为图14沿cc’线的剖面示意图，在图14中为了清楚地显示结构，省略了第一电介质层220、第二电介质层230、第一掩膜层215、硬掩膜层241和抗反射层242。在本实施例中，所述第二掩膜层243是为了形成自对准的接触孔，所以，所述第二掩膜层243覆盖部分所述栅极结构210。所述半导体衬底200包括有源区201以及隔离区202。一般的，所述第三掩膜层243的材料为光阻；
然后，以所述第二掩膜层243为掩膜进行刻蚀，如图15所示，去除部分所述第一电介质层220和部分所述第二电介质层230。所述刻蚀的刻蚀气体包括氢氟气体、氢氟烃气体、氩气、氧气、氮气、一氧化碳、二氧化碳或羰基硫中的几种，受刻蚀工艺的影响，所述第一掩膜层215顶部的边缘区域比所述第一掩膜层215顶部的中间区域的刻蚀速度快，所述第一掩膜层215顶部边缘区域的较高的厚度可以补偿较快的刻蚀速度带来的刻蚀损失，在保证接触孔222完全打开的同时，可以避免所述栅极部分210上顶角被暴露，可以增加接触孔222的可靠性，从而提高器件的性能；并且，所述第一掩膜层215顶部边缘区域的较高的厚度可以补偿较快的刻蚀速度带来的刻蚀损失，可以使得所述第一掩膜层215顶部边缘具有利于填充的弧度，在后续填充导电材料以形成导电插塞时，有利于导电材料的填充；此外，还可以保证所述第一掩膜层215具有足够多的剩余厚度，一般的，所述第一掩膜层215的平均剩余厚度大于
经过所述选择性刻蚀后，暴露出部分所述有源区201，暴露出所述有源区201的孔作为接触孔222，在后续的步骤中，向所述接触孔222内填充导电材料以形成导电插塞。
经过上述步骤，所述接触孔222可以完全导通所述有源区201，并且可以避免暴露出所述栅极结构210，提高器件的可靠性。
本发明的较佳实施例如上所述，但是，本发明并不限于上述实施例，例如，在本实施例中，步骤s13采用研磨方法同时去除所述第一掩膜层215和第一电介质层220，在其它实施例中，还可以采用干法刻蚀的工艺，控制所述第一掩膜层215顶部边缘区域的刻蚀速率大于所述第一掩膜层215顶部中央区域的刻蚀速率，例如，刻蚀气体的有机物较多，在所述第一掩膜层215顶部边缘区域形成聚合物的堆积，亦可以使得所述第一掩膜层215顶部边缘区域高于所述第一掩膜层215顶部中央区域，亦在本发明的思想范围之内。
综上，本发明提供一种半导体器件的制备方法，包括：提供半导体衬底，所述半导体衬底上形成有多个结构，相邻的所述结构之间具有凹槽，所述结构包括栅极部分和位于所述栅极部分上的第一掩膜层；在所述凹槽中填充第一电介质层；至少去除所述第一掩膜层顶部中间区域的部分厚度，所述第一掩膜层顶部边缘区域高于所述第一掩膜层顶部中央区域；形成第二电介质层，所述第二电介质层覆盖所述第一掩膜层和第一电介质层；进行选择性刻蚀，去除部分所述第一电介质层和部分所述第二电介质层。
其中，至少去除所述第一掩膜层顶部中间区域的部分厚度，所述第一掩膜层顶部边缘区域高于所述第一掩膜层顶部中央区域，在进行选择性刻蚀时，所述第一掩膜层顶部的边缘区域比所述第一掩膜层顶部的中间区域的刻蚀速度快，所述第一掩膜层顶部边缘区域的较高的厚度可以补偿较快的刻蚀速度带来的刻蚀损失，在保证接触孔完全打开的同时，可以避免所述栅极部分上顶角被暴露，可以增加接触孔的可靠性，从而提高器件的性能。并且，所述第一掩膜层顶部边缘区域的较高的厚度可以补偿较快的刻蚀速度带来的刻蚀损失，可以使得所述第一掩膜层顶部边缘具有利于填充的弧度，在后续填充导电材料以形成导电插塞时，有利于导电材料的填充。此外，还可以保证所述第一掩膜层215具有足够多的剩余厚度。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。