半导体结构及其形成方法与流程

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术：

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。

因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。

但是随着器件尺寸的不断缩小，PMOS晶体管受负偏压温度不稳定性(Negative Bias Temperature Instability，NBTI)效应的影响而失效的现象愈来愈严重，NBTI效应已成为影响器件可靠性的一个焦点问题。

因此，亟需提供一种半导体结构的形成方法，以改善全包围栅极晶体管的NBTI效应。

技术实现要素：

本发明解决的问题是提供一种半导体结构及其形成方法，改善全包围栅极晶体管的NBTI效应，以提高全包围栅极晶体管的可靠性和电学性能稳定性。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、凸出于所述衬底上的分立的鳍部、以及位于所述鳍部上的沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层；形成横跨所述沟道叠层的伪栅层，所述伪栅层覆盖所述沟道叠层的部分顶部和部分侧壁；在所述伪栅层的侧壁形成侧墙；以所述侧墙为掩膜，刻蚀所述伪栅层两侧的沟道叠层，在所述沟道叠层内形成凹槽；沿垂直于所述凹槽侧壁的方向刻蚀部分牺牲层，使所述侧墙、沟道层和剩余牺牲层围成沟槽，且所述沟槽与所述凹槽相贯通；通过所述沟槽，对所述沟道层进行氟掺杂处理。

相应的，本发明还提供一种半导体结构，包括：衬底；鳍部，凸出于所述衬底；位于所述鳍部上的沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，所述沟道层内掺杂有氟离子，且沿所述鳍部的延伸方向，所述沟道层的长度大于所述牺牲层的长度；横跨所述沟道叠层的伪栅层，所述伪栅层覆盖所述沟道叠层的部分顶部和部分侧壁；位于所述伪栅层侧壁的侧墙，所述侧墙与所述沟道层和牺牲层围成沟槽；凹槽，位于所述伪栅层两侧的沟道叠层内，所述凹槽与所述沟槽相贯通。

与现有技术相比，本发明的技术方案具有以下优点：

本发明在伪栅层两侧的沟道叠层内形成凹槽后，沿垂直于所述凹槽侧壁的方向刻蚀部分牺牲层，使所述侧墙、沟道层和剩余牺牲层围成沟槽，所述沟槽能够暴露部分所述沟道叠层中的沟道层，因此通过所述沟槽，便于对所述沟道层进行氟掺杂处理，使氟离子通过所露出的沟道层扩散至所述伪栅层下方的沟道层内，也就是说，通过先形成所述沟槽再进行所述氟掺杂处理的方式，便于使沟道(Channel)所对应的沟道层内掺杂有氟离子，所述氟离子能够与所述沟道层表面的Si悬挂键结合为稳定的Si-F键；由于与Si-H键相比，Si-F键更为牢固，Si-F键在高温或应力(Stress)作用下不易发生断裂，从而有利于减轻NBTI效应对POS晶体管的影响，提高全包围栅极晶体管的可靠性和电学性能稳定性(例如阈值电压的稳定性)。

可选方案中，本发明所述形成方法还包括在所述凹槽中形成阻挡层，在后续制程(例如外延工艺或退火工艺等)的温度环境下，所述阻挡层能够降低发生氟离子损耗(F Loss)问题的概率，从而有效提高对NBTI效应的改善效果。

附图说明

图1是一种半导体结构的结构示意图；

图2至图20是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；

图21至图23是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。

具体实施方式

由背景技术可知，NBTI效应已成为影响全包围栅极晶体管的可靠性和电学性能稳定性的一个焦点问题。现结合一种半导体结构分析其原因在于：

参考图1，示出了一种半导体结构的结构示意图。所述半导体结构包括：衬底11；鳍部12，凸出于所述衬底11表面；沟道层13，位于所述鳍部12上且与所述鳍部12间隔设置；全包围栅极结构20，位于所述鳍部12上且包围所述沟道层13，所述全包围栅极结构20包括栅介质层21以及位于所述栅介质层21上的栅电极22。

在全包围栅极晶体管的制作过程中，沟道层13表面会形成大量的Si-H键，Si-H键的结合能力较差，在高温或应力环境下，Si-H键易断裂，从而在所述沟道层13表面形成Si悬挂键或陷阱，使得所述全包围栅极晶体管的栅介质层21与所述沟道层13之间的界面态发生变化，进而导致所述全包围栅极晶体管的阈值电压(Vt)发生偏移，且当所述沟道层13中的Si-H键浓度较高时，NBTI效应增强，全包围栅极晶体管的可靠性和电学性能稳定性的退化更为严重。

为了解决所述技术问题，本发明在伪栅层两侧的沟道叠层内形成凹槽后，沿垂直于所述凹槽侧壁的方向刻蚀部分牺牲层，使所述侧墙、沟道层和剩余牺牲层围成沟槽，所述沟槽能够暴露部分所述沟道叠层中的沟道层，因此通过所述沟槽，便于对所述沟道层进行氟掺杂处理后，使氟离子通过所露出的沟道层扩散至所述伪栅层下方的沟道层内，也就是说，通过先形成所述沟槽再进行所述氟掺杂处理的方式，便于使沟道所对应的沟道层内掺杂有氟离子，所述氟离子能够与所述沟道层表面的Si悬挂键结合为稳定的Si-F键；由于与Si-H键相比，Si-F键更为牢固，Si-F键在高温或应力作用下不易发生断裂，从而有利于减轻NBTI效应对POS晶体管的影响，提高全包围栅极晶体管的可靠性和电学性能稳定性(例如阈值电压的稳定性)。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2至图19是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

结合参考图2和图3，提供基底(未标示)，所述基底包括衬底111、凸出于所述衬底111上的分立的鳍部112(如图3所示)、以及位于所述鳍部112上的沟道叠层130(如图3所示)，所述沟道叠层130包括牺牲层131(如图3所示)和位于所述牺牲层131上的沟道层132(如图3所示)。

所述衬底111用于为后续形成全包围栅极(Gate-all-around，GAA)晶体管提供工艺平台。本实施例中，所述全包围栅极晶体管为PMOS器件。

本实施例中，所述衬底111为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。

本实施例中，所述鳍部112与所述衬底111为一体结构。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。

为此，本实施例中，所述鳍部112的材料与所述衬底111的材料相同，所述鳍部112的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。

所述沟道叠层130用于为后续形成悬空间隔设置的沟道层132提供工艺基础。具体的，所述牺牲层131用于支撑所述沟道层132，从而为后续实现所述沟道层132的间隔悬空设置提供工艺基础，也用于为后续所形成的全包围栅极晶体管的全包围栅极结构占据空间位置，且所形成全包围栅极晶体管的沟道位于所述沟道层132内。

本实施例中，所述鳍部112上形成有2个沟道叠层130，即所述鳍部112上形成有交替设置的2个牺牲层131和2个沟道层132。在其他实施例中，根据实际工艺需求，所述沟道叠层的数量还可以为1个，或者多于2个。

具体地，所述沟道层132的材料为Si，所述牺牲层131的材料为SiGe。SiGe和Si在后续去除所述牺牲层131的过程中，刻蚀选择比较高，所以通过将所述牺牲层131的材料设置为SiGe、将所述沟道层132的材料设置为Si的做法，能够有效降低所述牺牲层131的去除工艺对所述沟道层132的影响，从而提高所述沟道层132的质量，进而有利于改善所形成全包围栅极晶体管的性能。

具体地，形成所述衬底111、鳍部112和沟道叠层130的步骤包括：如图2所示，提供衬底111，所述衬底111上具有鳍部材料层112a；在所述鳍部材料层112a上形成沟道材料叠层130a，所述沟道材料叠层130a包括牺牲材料层131a和位于所述牺牲材料层131a上的沟道材料层132a；如图3所示，依次刻蚀所述沟道材料叠层130a(如图2所示)和鳍部材料层112a(如图2所示)，形成凸起于所述衬底111表面的鳍部112、以及位于所述鳍部112上的沟道叠层130，所述沟道叠层130包括牺牲层131和位于所述牺牲层131上的沟道层132。

本实施例中，通过掩膜干法刻蚀的方式形成所述鳍部112和沟道叠层130。具体地，在所述沟道材料叠层130a上形成鳍部掩膜层(图未示)；以所述鳍部掩膜层为掩膜，通过干法刻蚀的方式依次去除所述沟道材料叠层130a的部分材料、以及所述鳍部材料层112a的部分材料。

需要说明的是，由于所述鳍部112与所述衬底111为一体结构，因此所述衬底111和鳍部材料层112a也为一体结构，即所述衬底111与所述鳍部材料层112a之间没有明显界限。所述鳍部材料层112a的厚度与所述鳍部112的高度相等，因此可以通过控制所述鳍部材料层112a的厚度实现对所述鳍部112高度的控制。

本实施例中，所述牺牲材料层131a和沟道材料层132a通过外延生长的方式形成于所述鳍部材料层112a上，因此所述牺牲材料层131a和沟道材料层132a的形成质量较好，所述牺牲层131和沟道层132的质量相应也较好，相应的，所形成全包围栅极晶体管的沟道位于高质量的材料中，从而有利于改善所形成全包围栅极晶体管的性能。

结合参考图4，形成所述沟道叠层130后，还包括：在所述沟道叠层130露出的衬底111上形成隔离结构113，所述隔离结构113至少露出所述沟道叠层130的侧壁。

所述隔离结构113作为半导体器件的隔离结构，用于对相邻器件或相邻沟道叠层130起到隔离作用。本实施例中，所述隔离结构113的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。

需要说明的是，本实施例中，所述隔离结构113的顶部表面与所述鳍部112的顶部表面相齐平，也就是说，所述隔离结构113露出所述沟道叠层130的侧壁。

还需要说明的是，在形成所述隔离结构113的制程中，去除所述沟道叠层130顶部的鳍部掩膜层。

继续参考图4，并结合参考图5和图6，图5是图4沿鳍部延伸方向(如图4中A1A2方向所示)割线的剖面结构示意图，图6是基于图5的剖面结构示意图，形成横跨所述沟道叠层130的伪栅层220(如图6所示)，所述伪栅层220覆盖所述沟道叠层130的部分顶部和部分侧壁。

所述伪栅层220用于构成伪栅结构(Dummy Gate)，所述伪栅层220用于为后续所述全包围栅极结构的形成占据空间位置。本实施例中，所述伪栅层220的材料为多晶硅。在其他实施例中，所述伪栅层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。

本实施例中，所述伪栅结构为叠层结构，因此形成所述伪栅层220之前，还包括：形成保形覆盖所述沟道叠层130的伪栅氧化层210(如图5所示)，所述伪栅氧化层210与所述伪栅层220构成所述伪栅结构。在其他实施例中，所述伪栅结构还可以为单层结构，即所述伪栅结构仅包括所述伪栅层。

本实施例中，所述伪栅氧化层210的材料为氧化硅。在其他实施例中，所述伪栅氧化层的材料还可以为氮氧化硅。

具体地，形成所述伪栅结构的步骤包括：形成保形覆盖所述沟道叠层130的伪栅氧化层210；在所述伪栅氧化层210上形成横跨所述沟道叠层130的伪栅材料层；在所述伪栅材料层表面形成栅极掩膜层200(如图6所示)；以所述栅极掩膜层200为掩膜刻蚀所述伪栅材料层，形成伪栅层220，所述伪栅层220覆盖所述伪栅氧化层210的部分顶部和部分侧壁。

需要说明的是，形成所述伪栅层220后，保留位于所述伪栅层220顶部的所述栅极掩膜层200。所述栅极掩膜层200的材料为氮化硅，所述栅极掩膜层200在后续工艺过程中用于对所述伪栅层220顶部起到保护作用。

还需要说明的是，随着器件尺寸的减小，沿所述沟道叠层130的延伸方向，相邻沟道叠层130末端之间的距离(Head to Head,HTH)越来越小，相邻鳍部112末端之间距离的减小，为了能够在后续刻蚀所述伪栅层220两侧的沟道叠层130以形成凹槽的过程中，起到刻蚀掩膜的作用，减小所述刻蚀工艺对所述隔离结构113的过刻蚀，从而避免所述凹槽的形貌因所述隔离结构113的损耗而发生改变的问题，在形成所述伪栅结构的工艺过程中，还在所述隔离结构113上形成掩膜栅结构(图未示)，所述掩膜栅结构顶部和所述伪栅结构顶部齐平，所述掩膜栅结构用于作为单扩散隔断(Single diffusion break，SDB)结构。

本实施例中，为了便于图示，未示意出所述掩膜栅结构。

结合参考图6和图7，在所述伪栅层220的侧壁形成侧墙250(如图7所示)。

所述侧墙250用于定义后续掺杂外延层的形成区域。

具体地，后续步骤还包括刻蚀所述伪栅层220两侧的沟道叠层130，所述侧墙250用于作为所述刻蚀工艺的刻蚀掩膜，使得刻蚀所形成的凹槽与所述伪栅层220之间具有一定距离，从而使形成于所述凹槽中的掺杂外延层与所述伪栅层220之间具有一定距离。

所述侧墙250的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙250可以为单层结构或叠层结构。本实施例中，所述侧墙250为叠层结构，所述侧墙250包括氮化硅层230(如图7所示)以及位于所述氮化硅层230侧壁的氧化硅层240(如图7所示)。

叠层结构的侧墙250不仅可以使得后续刻蚀所形成的凹槽与所述伪栅层220之间具有一定距离，而且氧化硅为易于被去除的材料，在后续形成掺杂外延层之前，可通过去除所述氧化硅层240的方式，以增加所述掺杂外延层的体积，从而降低所述掺杂外延层的接触电阻。

在其他实施例中，所述侧墙还可以为单层结构，所述侧墙为氮化硅层。其中，当所述侧墙为单层结构时，则适当增加所述氮化硅层的厚度，以保证后续所形成凹槽与所述伪栅层之间的距离满足工艺需求。

具体地，形成所述侧墙250的步骤包括：如图6所示，形成保形覆盖所述伪栅层220侧壁、所述栅极掩膜层200侧壁和顶部、所述伪栅氧化层210表面以及所述隔离结构113表面的侧墙膜250a；如图7所示，采用无掩膜刻蚀工艺，去除所述栅极掩膜层200顶部、所述伪栅氧化层210表面以及所述隔离结构113表面的侧墙膜250a(如图6所示)，保留所述伪栅层220侧壁和栅极掩膜层200侧壁的侧墙膜250a作为所述侧墙250。

本实施例中，所述侧墙250包括氮化硅层230以及位于所述氮化硅层230上的氧化硅层240，相应的，所述侧墙膜250a包括氮化硅膜230a(如图6所示)以及位于所述氮化硅膜230a上的氧化硅膜240a(如图6所示)。

需要说明的是，本实施例中，形成所述侧墙250后，还包括刻蚀去除所述侧墙250露出的伪栅氧化层210，保留所述伪栅层220和侧墙250覆盖的伪栅氧化层210，以露出所述伪栅层220两侧的沟道叠层130，便于后续工艺步骤的进行。

参考图8，以所述侧墙250为掩膜，刻蚀所述伪栅层220两侧的沟道叠层130，在所述沟道叠层130内形成凹槽150。

所述凹槽150用于为后续形成掺杂外延层提供空间位置。

需要说明的是，本实施例中，所形成全包围栅极晶体管具有全包围栅极结构，即后续所述全包围栅极结构形成于所述牺牲层131所对应位置处，因此形成所述凹槽150的步骤中，所述凹槽150底部露出所述鳍部112，从而保障所述全包围栅极晶体管良好的电学性能。

还需要说明的是，在刻蚀所述伪栅层220两侧的沟道叠层130之前，还包括：在所述鳍部112表面、所述隔离结构113表面以及部分沟道叠层130表面形成图形层(图未示)，所述图形层起到保护所述鳍部112和隔离结构113的作用，所述图形层还可以覆盖所述沟道叠层130不期望被刻蚀的区域。

本实施例中，所述图形层的材料为光刻胶材料。在形成所述凹槽150之后，采用湿法去胶或灰化工艺去除所述图形层。

本实施例中，采用各向异性刻蚀工艺刻蚀所述伪栅层220两侧的沟道叠层130，从而提高所述凹槽150的形貌质量。具体地，所述各向异性刻蚀工艺可以为反应离子刻蚀工艺。

参考图9，沿垂直于所述凹槽150侧壁的方向刻蚀部分牺牲层131，使所述侧墙250、沟道层132和剩余牺牲层131围成沟槽135，所述沟槽135与所述凹槽150相贯通。

通过形成所述沟槽135，以露出部分所述沟道层132，从而使后续氟掺杂处理的氟离子通过所露出的沟道层132扩散至所述伪栅层220下方的沟道层132中，也就是说，通过所述沟槽135，能够降低后续氟掺杂处理的难度，便于使所形成全包围栅极晶体管的沟道(Channel)所对应的沟道层132内掺杂有氟离子，从而减轻NBTI效应对POS晶体管的影响。

本实施例中，通过湿法刻蚀的方式刻蚀部分牺牲层131。湿法刻蚀工艺具有各向同性刻蚀的特性，从而能沿垂直于所述凹槽150侧壁的方向对所述牺牲层131进行刻蚀，以形成所述沟槽135。相应的，在所述湿法刻蚀工艺后，沿所述鳍部112的延伸方向，所述沟道层132的长度大于所述牺牲层131的长度。

具体的，刻蚀部分牺牲层131的过程中，所述湿法刻蚀工艺对所述牺牲层131的刻蚀速率大于对所述沟道层132的刻蚀速率，从而降低所述湿法刻蚀工艺对所述沟道层132的损耗。

本实施例中，所述沟道层132的材料为Si，所述牺牲层131的材料为SiGe。所以通过HCl蒸汽刻蚀部分牺牲层131。HCl蒸汽对SiGe材料刻蚀速率与HCl蒸汽对Si材料刻蚀速率的差值较大，因此采用HCl蒸汽刻蚀部分牺牲层131，能够有效降低所述沟道层132受到损耗的几率，有利于所形成全包围栅极晶体管的良率提升和电学性能的改善。

本实施例中，所述HCl蒸汽的体积百分比浓度为40％到85％，从而对所述牺牲层131实现有效刻蚀，并且防止所述沟道层132发生损耗。

为了避免对所述全包围栅极晶体管的沟道产生影响，刻蚀部分牺牲层131后，沿所述鳍部112的延伸方向，剩余牺牲层131的长度大于所述伪栅层220的长度，即剩余牺牲层131侧壁位于所述伪栅层侧壁靠近所述凹槽150的一侧。

需要说明的是，沿垂直于所述凹槽150侧壁的方向，剩余牺牲层131侧壁至所述伪栅层220侧壁的距离H不宜过小，也不宜过大。如果所述距离H过小，则对所述牺牲层131的刻蚀量难以控制，容易对所述全包围栅极晶体管的沟道产生影响；如果所述距离H过大，则难以露出足够的沟道层132，相应会增加后续氟掺杂处理的难度，氟离子在所述沟道层132中的掺杂效果会变差，从而降低对NBTI效应的改善效果。为此，本实施例中，形成所述沟槽135后，剩余牺牲层131侧壁至所述伪栅层220侧壁的距离H为5μm至20μm。

结合参考图10至图12，通过所述沟槽135(如图10所示)，对所述沟道层132进行氟掺杂处理。

通过所述氟掺杂处理，使所形成全包围栅极晶体管的沟道所对应的沟道层132内掺杂有氟离子，所述氟离子能够与所述沟道层132表面的Si悬挂键结合为稳定的Si-F键，由于与Si-H键相比，Si-F键更为牢固，Si-F键在高温或应力作用下不易发生断裂，从而有利于减轻NBTI效应对POS晶体管的影响，进而提高全包围栅极晶体管的可靠性和电学性能稳定性(例如阈值电压的稳定性)。

本实施例中，采用离子注入和退火相结合的工艺，实现所述氟掺杂处理。

具体地，如图10所示，对所述沟道层132进行氟掺杂处理的步骤包括：对所述沟槽135露出的沟道层132进行氟离子注入工艺300。

通过所述氟离子注入工艺300，将氟离子注入至所述沟槽135露出的沟道层132内，从而为后续使氟离子扩散至所述伪栅层220下方的沟道层132内提供工艺基础。

为了使氟离子能够注入至所述沟槽135露出的沟道层132内，改善阴影效应(Shielding Effect)，所述氟离子注入工艺300的离子注入角度不宜过大。为此，本实施例中，所述氟离子注入工艺300的离子注入角度为0度至30度。

需要说明的是，所述氟离子注入工艺300的注入能量不宜过小，也不宜过大。如果注入能量过小，氟离子在所述沟槽135所露出的沟道层132内的掺杂效果较差，从而容易降低后续氟离子在所述伪栅层220下方的沟道层132内的掺杂效果，进而降低对NBTI效应的改善效果；如果注入能量过大，容易对所述沟道层132造成损伤，反而容易降低全包围栅极晶体管的可靠性和电学性能。为此，本实施例中，所述氟离子注入工艺300的注入能量为0.5Kev至10Kev。

还需要说明的是，所述氟离子注入工艺300的注入剂量不宜过小，也不宜过大。如果注入剂量过小，相应会降低氟离子在所述沟道层132内的掺杂浓度，从而导致后续所述沟道层132表面的Si-F键减少，进而降低对NBTI效应的改善效果；如果注入剂量过大，则容易对所述沟道层132造成损伤。为此，本实施例中，所述氟离子注入工艺300的注入剂量1.0E13原子每平方厘米至1.7E17原子每平方厘米。

如图12所示，所述氟掺杂处理的步骤还包括：在所述氟离子注入工艺300(如图10所示)之后，对所述基底进行退火处理310，使所述氟离子注入工艺300的氟离子扩散至所述伪栅层220下方的沟道层132内。

通过所述退火处理310，以修复所述沟道层132中的晶格损伤，还用于促进所述氟离子进一步各向扩散，并激活所述沟道层132中的掺杂氟离子，使所述伪栅层220下方的沟道层132内均匀地掺杂有氟离子，从而使氟离子与所述沟道层132表面的硅悬浮键结合为稳定的Si-F键。

本实施例中，所述退火处理310的工艺为尖峰退火。在其他实施例中，所述退火处理的工艺还可以为激光脉冲退火，或者，所述退火处理的工艺包括依次进行的尖峰退火和激光脉冲退火。

其中，所述退火处理310的工艺温度不宜过低，也不宜过高。如果所述工艺温度过低，则容易降低氟离子的扩散和激活效果，不利于对NBTI效应的改善；如果所述工艺温度过高，则容易对所形成全包围栅极晶体管的器件性能产生不良影响。为此，本实施例中，所述退火处理310的工艺温度为900℃至1100℃。

所述退火处理310的工艺时间不宜过短，也不宜过长。如果所述工艺时间过短，则不足以提供充足时间实现氟离子的扩散和激活，从而导致对NBTI效应的改善效果变差；如果所述工艺时间过长，则会造成工艺资源的浪费、制造效率的下降。为此，本实施例中，所述退火处理310的工艺时间为0秒至30秒。

本实施例中，对所述沟槽135(如图10所示)露出的沟道层132进行氟离子注入工艺300后，氟离子以扩散的方式掺杂至所述伪栅层220下方的沟道层132内，由于所述伪栅层220下方的沟道层132用于作为全包围栅极晶体管的沟道，因此与直接对所述沟道所对应的沟道层132进行离子注入的方案相比，能够减小对所述沟道所对应沟道层132的损伤，从而在有效改善NBTI效应的同时，减少副作用的产生。

而且，本实施例在形成与所述凹槽150相贯通的沟槽135之后，进行所述氟掺杂处理，与在形成所述伪栅层220之前，对所述伪栅层220所对应位置的沟道层132进行氟掺杂处理的方案相比，还能够减少影响氟离子的制程，从而降低发生氟离子损耗(F loss)问题的概率。

结合参考图11，需要说明的是，本实施例中，对所述沟槽135(如图10所示)露出的沟道层132进行氟离子注入工艺300(如图10所示)之后，对所述基底进行退火处理310(如图12所示)之前，还包括：在所述沟槽135中形成阻挡层260。

所述阻挡层260能够在后续制程(例如外延工艺或退火工艺等)的温度环境下，抑制氟离子的损耗，从而有效提高对NBTI效应的改善效果。

而且，本实施例中，在所述退火处理310之前形成所述阻挡层260，因此所述阻挡层260还能够在所述退火处理310的过程中抑制氟离子的损耗，以进一步改善NBTI效应。

所述阻挡层260的材料不仅能够较好地对氟离子损耗起到抑制作用，且为了减小对全包围栅极晶体管性能的影响，所述阻挡层260的材料为介质材料。为此，本实施例中，所述阻挡层260的材料为SiN。在其他实施例中，所述阻挡层的材料还可以为SiON、SiBCN或SiCN。

本实施例中，形成所述阻挡层260的工艺具有良好的填充性能，从而使得所述阻挡层260在所述沟槽135中具有较好的填充质量，进而有利于保障所述阻挡层260对氟离子损耗的抑制作用。具体地，形成所述阻挡层260的工艺为原子层沉积工艺。

相应的，在所述沟槽135中形成阻挡层260的步骤中，所述阻挡层260还保形覆盖所述侧墙250侧壁和顶部、栅极掩膜层200顶部、沟道层132侧壁、鳍部112表面和隔离结构113表面。

为此，结合参考图13，在所述退火处理310(如图12所示)之后，还包括：采用无掩膜刻蚀工艺刻蚀所述阻挡层260，以露出所述伪栅层220两侧的鳍部112，从而为后续形成掺杂外延层提供工艺基础。

具体地，所述无掩膜刻蚀工艺为干法刻蚀工艺。通过无掩膜刻蚀工艺，能够去除所述侧墙250侧壁和顶部、栅极掩膜层200顶部、沟道层132侧壁、鳍部112表面和隔离结构113表面的阻挡层260，而所述沟槽135(如图10所示)中的阻挡层260在所述侧墙250的覆盖下被保留，从而使所述沟槽135中的阻挡层260能够在后续制程中对所述沟道层132中氟离子的损耗起到抑制作用。

需要说明的是，通过在刻蚀所述阻挡层260之前进行所述退火处理310的方案，能有效提高所述阻挡层260对氟离子损耗的抑制作用。

还需要说明的是，在所述无掩膜刻蚀工艺之后，所述形成方法还包括：对所述凹槽150进行预清洗处理。所述预清洗处理既用于去除所述凹槽150表面的杂质，还用于去除所述凹槽150表面的自然氧化层，从而为后续形成掺杂外延层提供良好的界面接触。

所述清洗工艺采用的清洗溶液可以是氨水、双氧水和水的混合溶液(SC1溶液)以及稀释氢氟酸(DHF)的组合，也可以是臭氧水、SC1溶液和DHF的组合。

本实施例中，由于所述清洗工艺采用的清洗溶液包括氢氟酸，所述侧墙250包括氮化硅层230以及覆盖所述氮化硅层230侧壁的氧化硅层240，因此所述预清洗处理还能够去除所述氧化硅层240，从而增加后续所形成掺杂外延层的体积。

参考图14，在所述凹槽150(如图13所示)中形成掺杂外延层270。

所述掺杂外延层270用于作为所形成全包围栅极晶体管的源区和漏区。

本实施例中，所述掺杂外延层270包括应力层。具体地，所述全包围栅极晶体管为PMOS器件，所以所述应力层的材料为Si或SiGe，所述应力层内的掺杂离子为P型离子，例如B、Ga或In。其中，所述应力层为PMOS器件的沟道区提供压应力作用，从而提高PMOS器件的载流子迁移率。

具体的，形成所述掺杂外延层270的步骤包括：采用选择性外延工艺，向所述凹槽150内填充应力材料，以形成所述应力层，且在形成所述应力层的工艺过程中，原位自掺杂P型离子以形成所述掺杂外延层270。在其他实施例中，还可以在所述凹槽内形成应力层后，对所述应力层进行P型离子掺杂以形成所述掺杂外延层。

本实施例中，所述掺杂外延层270的顶部高于所述沟道叠层130的顶部，且由于选择性外延工艺的特性，所述掺杂外延层270还覆盖所述氮化硅层230的部分侧壁。其中，由于所述凹槽150以所述侧墙250(如图13所示)为刻蚀掩膜所形成，且在形成所述掺杂外延层270之前去除了所述侧墙250中的氧化硅层240(如图13所示)，因此使得高于所述沟道叠层130的掺杂外延层270的体积得以增加，从而降低了所述掺杂外延层270的接触电阻。

在其他实施例中，根据实际工艺需求，所述掺杂外延层顶部还可以与所述沟道叠层顶部齐平。

需要说明的是，所述伪栅氧化层210与所述伪栅层220构成伪栅结构，因此形成所述掺杂外延层之后，还包括：

结合参考图15和图16，图15是基于图14的剖面结构示意图，图16是图15沿垂直于鳍部延伸方向(如图15中B1B2方向所示)割线的剖面结构示意图，在所述伪栅层220(如图14所示)露出的基底(未标示)上形成层间介质层114，所述层间介质层114露出所述伪栅层220顶部；去除所述伪栅层220，在所述层间介质层114内形成露出所述沟道叠层130的栅极开口115。

层间介质层114用于实现相邻半导体结构之间的电隔离，所述层间介质层114还用于定义后续所形成全包围栅极结构的尺寸和位置。所述层间介质层114的材料为绝缘材料。本实施例中，所述层间介质层114的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。

具体地，形成所述层间介质层114的步骤包括：在所述伪栅层220露出的衬底111上形成介质材料层，所述介质材料层覆盖所述伪栅层220顶部；对所述介质材料层进行平坦化处理，所述平坦化处理后的剩余介质材料层作为所述层间介质层114，且所述层间介质层114露出所述伪栅层220顶部。

本实施例中，所述介质材料层覆盖所述栅极掩膜层200(如图12所示)顶部，因此在所述平坦化处理的过程中，还去除所述栅极掩膜层200。

去除所述伪栅层220的步骤用于为后续所述全包围栅极结构的形成提供工艺基础。

本实施例中，所述伪栅层220横跨所述沟道叠层130且覆盖所述沟道叠层130部分顶部和部分侧壁的表面；所以所述栅极开口115至少露出所述沟道叠层130的部分顶部和部分侧壁。具体地，如图16所示，所述沟道叠层130凸出于所述栅极开口115底部，所述栅极开口115露出所述牺牲层131的侧壁。

结合参考图17和图18，图17是基于图15的剖面结构示意图，图18是基于图16的剖面结构示意图，去除所述栅极开口115露出的牺牲层131(如图15和图16所示)。

通过去除所述栅极开口115露出的牺牲层131，在所述沟道层132下方形成与所述栅极开口115连通的间隙116，使所述沟道层132实现悬空，从而为后续所形成全包围栅极结构能够包围所述沟道层132提供基础。

需要说明的是，由于所述牺牲层131在所述掺杂外延层270(如图17所示)形成之后去除，因此所述牺牲层131去除之后，所述沟道层132两端与所述掺杂外延层270相连，悬空于所述栅极开口115内。

本实施例中，所述沟道叠层130(如图15和图16所示)位于所述鳍部112上，所以去除所述牺牲层131之后，所述沟道层132悬空于所述鳍部112上，所述沟道层132与所述鳍部112之间的间隙116底部露出所述鳍部112。

还需要说明的是，本实施例中，所述鳍部112上形成有2个沟道叠层130，所以去除所述牺牲层131的步骤中，去除所述2个沟道叠层130的牺牲层131，在所述2个沟道叠层130的沟道层132下方均形成所述间隙116。

本实施例中，通过湿法刻蚀的方式去除所述栅极开口115露出的牺牲层131，以降低所述牺牲层131的去除工艺对所述沟道层132的损伤，有利于所形成全包围栅极晶体管的良率提升和电学性能的改善。具体的，去除所述栅极开口115露出牺牲层131的过程中，所述湿法刻蚀工艺对所述牺牲层131的刻蚀速率大于对所述沟道层132的刻蚀速率。

本实施例中，所述沟道层132的材料为Si，所述牺牲层131的材料为SiGe。所以通过HCl蒸汽去除剩余牺牲层131。HCl蒸汽对SiGe材料刻蚀速率与HCl蒸汽对Si材料刻蚀速率的差值较大，因此采用HCl蒸汽去除所述剩余牺牲层131，能够有效降低所述沟道层132受损的几率。

本实施例中，所述HCl蒸汽的体积百分比浓度为40％到85％，从而对所述牺牲层131实现有效刻蚀，并且防止所述沟道层132发生损耗。

结合参考图19和图20，图19是基于图17的剖面结构示意图，图20是基于图18的剖面结构示意图，在所述栅极开口115(如图17和图18所示)内形成填充满所述栅极开口115的全包围栅极结构400。

所述全包围栅极结构400为所形成全包围栅极晶体管的金属栅极结构，用于控制所述全包围栅极晶体管沟道的导通和截断。

由于所述栅极开口115与所述间隙116(如图17和图18所示)连通，而且所述全包围栅极结构400填充满所述栅极开口115，因此所述全包围栅极结构400还填充满所述间隙116，所述全包围栅极结构400能够从所述栅极开口115内露出的沟道层132四周包围所述沟道层132，即所述全包围栅极结构400能够覆盖所述沟道层132的上表面、下表面以及侧面。

本实施例中，所述沟道叠层132的数量为2个，每个沟道层132下方均形成有所述间隙116，因此所述全包围栅极结构400填充满所述2个沟道层132下方的间隙116，所述全包围栅极结构400包围所述2个沟道层132。

本实施例中，所述全包围栅极结构400为金属栅极结构，所以所述全包围栅极结构400包括栅介质层410和位于所述栅介质层410上的栅电极420。

具体地，形成所述全包围栅极结构400的步骤包括：在所述栅极开口115内形成栅介质层410，所述栅介质层410覆盖所述栅极开口115的底部和侧壁，还覆盖悬空于所述栅极开口115内沟道层132的表面；形成所述栅介质层410之后，向所述栅极开口115内填充金属材料，形成栅电极420。

所述栅介质层410用于实现与沟道之间的电隔离。由于所形成全包围栅极晶体管的沟道位于所述沟道层132内，因此所述栅介质层410覆盖所述栅极开口115内沟道层132的所有表面，即所述栅介质层410覆盖所述栅极开口115内沟道层132的上表面、下表面以及侧面。本实施例中，与所述栅极开口115连通的间隙116底部还露出所述鳍部112顶部，因此所述栅介质层410还覆盖所述鳍部112顶部。

所述栅介质层410的材料为高K介质材料。其中，高K介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述栅介质层410的材料为HfO2。在其他实施例中，所述栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。

所述栅电极420用作为电极，用于实现与外部电路的电连接。本实施例中，所述栅电极420的材料为W。在其他实施例中，所述栅电极的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等。

需要说明的是，所述栅电极420与所述掺杂外延层270(如图19所示)之间不仅形成有所述栅介质层410，还形成有所述阻挡层260(如图19所示)，所述阻挡层260的设置，能够减小所述栅电极420与所述掺杂外延层270之间的寄生电容，从而进一步改善全包围栅极晶体管的电学性能。

参考图21至图23，示出了本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。

本实施例形成方法与前一实施例的相同之处不再赘述，本实施例形成方法与前一实施例的不同之处在于：如图21所示，对所述沟道层532进行氟掺杂处理的步骤包括：使所述侧墙650、沟道层532和剩余牺牲层531围成所述沟槽535后，在含氟氛围下，对所述沟道层532进行退火处理710。

所述退火处理710使氟离子经由所述沟槽535露出的沟道层532扩散至所述伪栅层620下方的沟道层532内，并实现对氟离子的激活，从而在所述沟道层532表面形成Si-F键。

通过先形成所述沟槽535后进行所述退火处理710的方式，所述沟槽535暴露部分沟道层532，从而降低了氟离子扩散至所述沟道层532内的难度，便于使所述伪栅层620下方的沟道层532内掺杂有所述氟离子；而且，与在形成所述伪栅层620之前，对所述伪栅层620所对应位置的沟道层532进行氟掺杂处理的方案相比，还能够减少影响氟离子的制程，从而降低发生氟离子损耗问题的概率。

本实施例中，所述含氟气体可以为F2、HF、SF6、NF3、CF4、C2F6、C3F8中的一种或几种。其中，所述含氟气体的气体流量不宜过小，也不宜过大。如果所述气体流量过小，则不足以提供足量的氟离子，从而会减少所述沟道层532表面的Si-F键，进而降低对NBTI效应的改善效果；如果所述气体流量过大，则过多的F容易降低所述伪栅氧化层(未标示)的质量和质量均一性。为此，本实施例中，所述含氟气体的气体流量为10sccm至5000sccm。

所述退火处理的工艺温度不宜过低，也不宜过高。如果所述工艺温度过低，则容易降低氟离子的扩散和激活效果，不利于对NBTI效应的改善；如果所述工艺温度过高，则容易对所形成全包围栅极晶体管的器件性能产生不良影响。为此，本实施例中，所述退火处理的工艺温度为700℃至900℃。

所述退火处理的工艺时间不宜过短，也不宜过长。如果所述工艺时间过短，则不足以提供充足时间实现氟离子的扩散和激活，从而导致对NBTI效应的改善效果变差；如果所述工艺时间过长，则会造成工艺资源的浪费、制造效率的下降。为此，本实施例中，所述退火处理的工艺时间为5秒至300秒。

相应的，为了在后续制程的温度环境下，能够抑制氟离子的损耗，对所述沟道层532进行氟掺杂处理之后，还包括：如图22和23所示，形成保形覆盖所述侧墙650侧壁和顶部、栅极掩膜层600顶部、沟道层532侧壁、鳍部512表面和隔离结构513表面的阻挡层660，所述阻挡层660还填充于所述沟槽535(如图21所示)内；采用无掩膜刻蚀工艺刻蚀所述阻挡层660，去除所述侧墙650侧壁和顶部、栅极掩膜层600顶部、沟道层532侧壁、鳍部512表面和隔离结构513表面的阻挡层660，所述沟槽535中的阻挡层660在所述侧墙650和伪栅层620的覆盖下被保留。

对本实施例所述形成方法的具体描述，请参考前述实施例中的相应描述，本实施例在此不再赘述。

相应的，本发明还提供一种半导体结构。继续参考图13，示出了本发明半导体结构一实施例的结构示意图。

所述半导体结构包括：衬底111；鳍部112，凸出于所述衬底111；位于所述鳍部112上的沟道叠层130，所述沟道叠层130包括牺牲层131和位于所述牺牲层131上的沟道层132，所述沟道层132内掺杂有氟离子，且沿所述鳍部112的延伸方向，所述沟道层132的长度大于所述牺牲层131的长度；横跨所述沟道叠层130的伪栅层220，所述伪栅层220覆盖所述沟道叠层130的部分顶部和部分侧壁；位于所述伪栅层220侧壁的侧墙250，所述侧墙250与所述沟道层132和牺牲层131围成沟槽135(如图10所示)；凹槽150，位于所述伪栅层220两侧的沟道叠层130内，所述凹槽150与所述沟槽135相贯通。

所述衬底111用于为全包围栅极晶体管的形成提供工艺平台。具体地，所述全包围栅极晶体管为PMOS器件。

本实施例中，所述衬底111为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。

本实施例中，所述鳍部112与所述衬底111为一体结构。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。为此，本实施例中，所述鳍部112的材料与所述衬底111的材料相同，所述鳍部112的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。

所述牺牲层131用于支撑所述沟道层132，从而为实现所述沟道层132的间隔悬空设置提供工艺基础，也用于为所述全包围栅极晶体管的全包围栅极结构占据空间位置，且所述全包围栅极晶体管的沟道位于所述沟道层132内。

本实施例中，所述鳍部112上形成有2个沟道叠层130，即所述鳍部112上形成有交替设置的2个牺牲层131和2个沟道层132。在其他实施例中，根据实际工艺需求，所述沟道叠层的数量还可以为1个，或者多于2个。

具体地，所述沟道层132的材料为Si，所述牺牲层131的材料为SiGe。SiGe和Si在去除所述牺牲层131的过程中，刻蚀选择比较高，所以通过将所述牺牲层131的材料设置为SiGe、将所述沟道层132的材料设置为Si的做法，能够有效降低所述牺牲层131的去除工艺对所述沟道层132的影响，从而提高所述沟道层132的质量，进而有利于改善所述全包围栅极晶体管的性能。

本实施例中，所述沟道层132内掺杂有氟离子，所述氟离子能够与所述沟道层132表面的Si悬挂键结合为稳定的Si-F键，由于与Si-H键相比，Si-F键更为牢固，Si-F键在高温或应力作用下不易发生断裂，从而有利于减轻NBTI效应对POS晶体管的影响，进而提高全包围栅极晶体管的可靠性和电学性能稳定性(例如阈值电压的稳定性)。

所述伪栅层220用于构成伪栅结构，所述伪栅层220用于为所述全包围栅极结构的形成占据空间位置。本实施例中，所述伪栅层220的材料为多晶硅。在其他实施例中，所述伪栅层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。

本实施例中，所述伪栅结构为叠层结构，因此所述半导体结构还包括：位于所述沟道层132和伪栅层220之间的伪栅氧化层210，所述伪栅氧化层210与所述伪栅层220构成所述伪栅结构。在其他实施例中，所述伪栅结构还可以为单层结构，即所述伪栅结构仅包括所述伪栅层。

本实施例中，所述伪栅氧化层210的材料为氧化硅。在其他实施例中，所述伪栅氧化层的材料还可以为氮氧化硅。

需要说明的是，随着器件尺寸的减小，沿所述沟道叠层130的延伸方向，相邻沟道叠层130末端之间的距离(Head to Head,HTH)越来越小，相邻鳍部112末端之间距离的减小，为了能够在形成凹槽150的过程中，起到刻蚀掩膜的作用，减小所述刻蚀工艺对所述隔离结构113的过刻蚀，从而避免所述凹槽150的形貌因所述隔离结构113的损耗而发生改变的问题，所述半导体结构还包括位于所述隔离结构113上的掩膜栅结构，用于作为单扩散隔断结构。其中，所述掩膜栅结构和所述伪栅结构在同一工艺步骤中形成，所述掩膜栅结构顶部和所述伪栅结构顶部齐平。

本实施例中，为了便于图示，未示意出所述掩膜栅结构。

本实施例中，所述侧墙250不仅覆盖所述伪栅层220的侧壁，还位于所述伪栅层220露出的沟道层132顶部；所述侧墙250用于定义掺杂外延层的形成区域，所述凹槽150用于为所述掺杂外延层的形成提供空间位置。

具体地，所述凹槽150通过刻蚀所述伪栅层220两侧的沟道叠层130所形成，所述侧墙250用于作为所述刻蚀工艺的刻蚀掩膜，使得所述凹槽150与所述伪栅层220之间具有一定距离，从而使形成于所述凹槽150中的掺杂外延层与所述伪栅层220之间具有一定距离。

所述侧墙250的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙250可以为单层结构或叠层结构。本实施例中，所述侧墙250为叠层结构，所述侧墙250包括氮化硅层230以及位于所述氮化硅层230侧壁的氧化硅层240。

叠层结构的侧墙250不仅可以使得所述凹槽150与所述伪栅层220之间具有一定距离，而且氧化硅为易于被去除的材料，在形成掺杂外延层之前，可通过去除所述氧化硅层240的方式，以增加所述掺杂外延层的体积，从而降低所述掺杂外延层的接触电阻。

在其他实施例中，所述侧墙还可以为单层结构，所述侧墙为氮化硅层。其中，当所述侧墙为单层结构时，则适当增加所述氮化硅层的厚度，以保证所述凹槽与所述伪栅层之间的距离满足工艺需求。

相应的，本实施例中，所述伪栅氧化层210还位于所述侧墙250和所述沟道层132之间。

本实施例中，沿所述鳍部112的延伸方向，所述沟道层132的长度大于所述牺牲层131的长度，因此所述侧墙250能与所述沟道层132和牺牲层131围成沟槽135。

本实施例中，所述沟道层132内掺杂有氟离子，所述氟离子可以通过对所述沟道层132进行氟掺杂处理的方式形成，通过所述沟槽135，以露出部分所述沟道层132，从而使所述氟掺杂处理的氟离子通过所述沟槽135露出的沟道层132扩散至所述伪栅层220下方的沟道层132中，也就是说，通过所述沟槽135，能够降低所述氟掺杂处理的难度，便于使所述全包围栅极晶体管的沟道所对应的沟道层132内掺杂有氟离子。

为了避免对所述全包围栅极晶体管的沟道产生影响，沿垂直于所述凹槽150侧壁的方向(即沿所述鳍部112的延伸方向)，所述牺牲层131的长度大于所述伪栅层220的长度，即所述牺牲层131侧壁位于所述伪栅层侧壁靠近所述凹槽150的一侧。

需要说明的是，沿垂直于所述凹槽150侧壁的方向，所述牺牲层131侧壁至所述伪栅层220侧壁的距离H(如图9所示)不宜过小，也不宜过大。所述牺牲层131通过沿垂直于所述凹槽150侧壁的方向进行刻蚀的方式所形成，如果所述距离H过小，则对所述牺牲层131的刻蚀量难以控制，容易对所述全包围栅极晶体管的沟道产生影响；如果所述距离H过大，则难以露出足够的沟道层132，相应会增加所述氟掺杂处理的难度，氟离子在所述沟道层132中的掺杂效果会变差，从而降低对NBTI效应的改善效果。为此，本实施例中，沿垂直于所述凹槽150侧壁的方向，所述牺牲层131侧壁至所述伪栅层220侧壁的距离H为5μm至20μm。

还需要说明的是，本实施例中，所述半导体结构还包括：阻挡层260，位于所述沟槽135内。所述阻挡层260能够在形成所述半导体结构的制程(例如外延工艺或退火工艺等)的温度环境下，抑制氟离子的损耗，从而有效提高对NBTI效应的改善效果。

所述阻挡层260的材料不仅能够较好地对氟离子损耗起到抑制作用，且为了减小对全所述包围栅极晶体管性能的影响，所述阻挡层260的材料为介质材料。为此，本实施例中，所述阻挡层260的材料为SiN。在其他实施例中，所述阻挡层的材料还可以为SiON、SiBCN或SiCN。

此外，形成所述半导体结构的制程通常还包括在所述凹槽内形成掺杂外延层，在所述伪栅层220、所述伪栅层220底部的伪栅氧化层210以及所述牺牲层131位置处形成全包围栅极结构。其中，所述全包围栅极结构为金属栅极结构，所述全包围栅极结构包括栅介质层和位于所述栅介质层上的栅电极，因此所述栅电极与所述掺杂外延层之间不仅形成有所述栅介质层，还形成有所述阻挡层260，所述阻挡层260的设置，能够减小所述栅电极与所述掺杂外延层之间的寄生电容，从而进一步改善全包围栅极晶体管的电学性能。

所述半导体结构可以采用前述第一实施例所述的形成方法所形成，也可以采用前述第二实施例所述形成方法所形成，还可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。