一种封装结构及其制作方法、电子设备与流程

本申请涉及电子封装技术领域，尤其涉及一种封装结构及其制作方法、电子设备。

背景技术：

随着无线通信、汽车电子和其他消费类电子产品的快速发展，电子器件向着多功能的方向发展。基于此，现有技术在制作上述电子器件时，通常将不同功能的芯片分别进行封装，然后再进行集成，并将集成后的部件设置于上述电子器件内。

目前采用的封装与集成技术为堆叠封装(packageonpackage，pop)技术，具体的，在下层封装结构上再叠加另一个与其匹配的顶层封装结构，以组成上述pop封装结构。其中，下层封装结构封装有高集成度的逻辑芯片，顶层封装结构封装有大容量的存储芯片。由于pop封装结构中逻辑芯片和存储芯片的连接路径短，电性能较佳，且该pop封装结构在印刷电路板(printedcircuitboard，pcb)上的占用空间较小，因而上述pop封装结构在智能手机等便携式电子设备中得到了广泛的应用。

现有的pop封装结构中，下层封装结构通常包括相对设置的下基板和有机转接板；上述逻辑芯片通过模封塑料(moldingcompound，mc)封装于下基板上；顶层封装结构包括通过模封塑料封装于上基板上的存储芯片。顶层封装结构和下层封装结构之间设置有用于将该顶层封装结构和下层封装结构电气互连的焊球。

然而，随着智能手机等便携式电子设备朝着超薄化的设计要求发展，相应的要求pop封装结构的厚度更薄。但是上述pop封装结构中，上基板、下基板以及转接板受限于基板自身的制作工艺，使得顶层封装结构以及整个pop封装结构的厚度较大，不利于满足智能手机等便携式电子产品超薄化的设计要求。

技术实现要素：

本申请提供一种封装结构及其制作方法、电子设备，解决了pop封装结构中下层封装结构厚度较大的问题。

为达到上述目的，本申请采用如下技术方案：

本申请的第一方面，提供一种封装结构，该封装结构包括芯片封装结构。其中，该芯片封装结构包括：第一重布线层，具有相对设置的第一表面和第二表面，第一重布线层的第二表面设有用于与印刷电路板固定连接的器件；基板，该基板的一侧设有凹陷部，基板被固定在第一重布线层的第一表面上，凹陷部和第一重布线层构成收容空间，用于收容目标芯片；目标芯片，被收容在收容空间中，且与第一重布线层的第一表面电连接。由上述可知，该芯片封装结构的基板中设置有凹陷部，通过凹陷部和第一重布线层可以构成用于收容目标芯片的收容空间，因此当将目标芯片收容于上述收容空间内后，可以使得目标芯片的厚度与基板的厚度部分重叠，且上述具有凹陷部的基板可以代替目前底层封装结构中的模塑层和转接板，减少了芯片封装结构中层叠设置的部件的数量，达到了减小芯片封装结构厚度、提高芯片散热效率的目的。

本申请提供的芯片封装结构，结合第一方面，在一种可能的实现方式中，凹陷部为凹槽；目标芯片通过粘结层固定在凹槽的底部。

本申请提供的芯片封装结构，结合第一方面，在另一种可能的实现方式中，将晶圆切成单颗的目标芯片贴在载板上，以形成重构晶圆的过程中，在上述载板上且对应凹陷部的位置形成粘结层，此时该凹陷部为通孔，然后将该目标芯片的背面贴合至上述粘结层上。当将该载板剥离后，基板的第一表面与第一重布线层的第一表面贴合，通孔在基板的第二表面的一端填充有上述粘结层，该粘结层用于封闭上述收容空间。

结合第一方面，在上述任意一种可能实现的方式中，封装结构还包括堆叠于芯片封装结构上方的顶层封装结构。在此情况下，上述基板中还设有位于凹陷部四周的互联通道，互连通道的一端与第一重布线层的第一表面电连接，互连通道的另一端与顶层封装结构电连接。这样一来，顶层封装结构可以通过互连通道以及第一重布线层实现与pcb或目标芯片之间进行通信。

结合第一方面，另一种可能的实现方式中，在凹陷部为贯穿基板的第一表面和第二表面的通孔的情况下，芯片封装结构还包括第二重布线层；第二重布线层被固定在基板的第二表面上，第二重布线层通过基板中的互联通道与第一重布线层电连接。该第二重布线层用于承载顶层封装结构，顶层封装结构通过第二重布线层与互连通道电连接。该第二重布线层背离目标芯片的一侧表面上可以设置用于与顶层芯片电连接的第三连接件，该第三连接件能够与位于目标芯片所在区域的，且位于第二重布线层背离目标芯片的一侧表面上露出的金属布线电连接。这样一来，可以增加上述第三连接件的密度，以使得与该第二重布线层背离目标芯片的一侧表面上露出的金属布线相连接的第三连接件不仅可以分布于目标芯片的外围，还可以设置于该目标芯片所在的区域内，从而可以提高芯片封装结构与顶层封装结构之间电气互连的可靠性。

结合第一方面以及上述可能的实现方式，在另一种可能的实现方式中，互联通道为填充有金属铜的导通孔。该导通孔可以为电镀有金属铜的pth；或者，电镀有金属铜的stackblindvia。在此情况下，上述互联通道的直径可以制作在120μm左右。而采用焊球构成的vis的直径通常在200μm左右。本申请提供的互联通道由于直径较小，所以有利于增加互联通道的数量和密度。此外该基板第二表面上还可以空出更多的露出的金属布线，以用于分布更多的电源或接地端，从而在信号的传输过程中，能够提高高速信号的信号完整性以及电源完整性。

结合第一方面，在另一种可能的实现方式中，基板包括介电层，以及金属布线层。该介电层上还设置有用于将分别位于该介电层上、下两侧的金属布线电连接的过孔。

结合第一方面以及上述可能的实现方式，在另一种可能的实现方式中，在凹陷部内，且位于目标芯片的周边填充有支撑材料，该支撑材料与基板中的界定层的材料相同。该支撑材料能够减小目标芯片发生翘曲的几率，因此本申请实施例提供的芯片封装结构具有较好的平整度，所以采用只需要经过一次回流工艺的表面贴装工艺时，可以获得较好的贴装效果。

结合第一方面，在另一种可能的实现方式中，介电层为树脂材料，填料和玻璃纤维的混合体。

结合第一方面，在另一种可能的实现方式中，目标芯片与第一重布线层之间具有第一连接件；目标芯片的有源面上设置多个焊盘，每个焊盘与一个第一连接件的一端电连接；第一连接件的另一端与第一重布线层的第一表面电连接，从而通过第一连接件实现第一重布线层与目标芯片之间的电气互连。

结合第一方面，在另一种可能的实现方式中，第一重布线层的第二表面上，设置有一端与第一重布线层第二表面电连接的第二连接件，该第二连接件的另一端与上述印刷电路板电连接。上述第二连接件实现了第一重布线层与pcb之间的电气互连。

结合第一方面，在另一种可能的实现方式中，该顶层封装结构包括顶层芯片以及第三连接件。第三连接件的一端与顶层芯片电连接，另一端至少与芯片封装结构中的互连通道电连接，第三连接件设置于基板的第二表面上。上述第三连接件能够实现顶层芯片与芯片封装结构之间的电气互连。

结合第一方面，在另一种可能的实现方式中，该顶层封装结构包括顶层芯片以及第三连接件。第三连接件的一端与顶层芯片电连接，另一端至少与芯片封装结构中的互连通道电连接，第三连接件设置于第二重布线层背离目标芯片的一侧表面上。该第三连接件能够与位于目标芯片所在区域的，且位于第二重布线层背离目标芯片的一侧表面上露出的金属布线电连接。这样一来，可以增加上述第三连接件的密度，以使得与该第二重布线层背离目标芯片的一侧表面上露出的金属布线相连接的第三连接件不仅可以分布于目标芯片的外围，还可以设置于该目标芯片所在的区域内，从而可以提高芯片封装结构与顶层封装结构之间电气互连的可靠性。

本申请的第二方面，提供一种电子设备，该电子设备通过如上所述的任意一种封装结构搭载了至少一个芯片。该电子设备与第一方面提供的封装结构具有相同的技术效果，此处不再赘述。

本申请的第三方面，提供一种用于对如上所述的任意一种封装结构进行制作的方法，该方法包括芯片封装结构的制作方法：首先制作具有凹陷部的基板。该基板内，在凹陷部的四周具有联通基板相对设置的第一表面和第二表面的互连通道；接下来，将至少一个目标芯片固定安装于凹陷部内；目标芯片的有源面背离基板的第二表面；接下来，在基板第一表面和目标芯片有源面的一侧制作第一重布线层，第一重布线层上布设有信号通路，信号通路与互连通道以及目标芯片电连接。上述封装结构的制作方法与第一方面提供的封装结构具有相同的技术效果，此处不再赘述。

结合第三方面，在另一种可能的实现方式中，在将至少一个目标芯片固定安装于凹陷部内之后，在基板第一表面和目标芯片有源面的一侧制作第一重布线层之前，上述方法还包括：在凹陷部内，且位于目标芯片的周边填充支撑材料，该支撑材料与基板中的介电层的材料相同。该支撑材料能够减小目标芯片发生翘曲的几率，因此本申请实施例提供的芯片封装结构具有较好的平整度，所以采用只需要经过一次回流工艺的表面贴装工艺时，可以获得较好的贴装效果。

结合第三方面，在另一种可能的实现方式中，述将至少一个目标芯片固定安装于凹陷部内包括：在凹槽的底面形成粘结层；将目标芯片的背面粘合与粘接层上；其中目标芯片的背面与目标芯片的有源面相对设置。通过上述粘结层将目标芯片固定与具有底面的凹陷部中。

结合第三方面，在另一种可能的实现方式中，所述将至少一个目标芯片固定安装于凹陷部内包括：在载板的承载面上，且位于凹陷部所在的区域形成粘结层；将目标芯片的背面粘合与粘接层上。其中，目标芯片的背面与目标芯片的有源面相对设置。通过粘结层先将目标芯片固定于载板上，载板去除后，可以使得该目标芯片固定于通孔中。

结合第三方面，在另一种可能的实现方式中，制作联通基板相对设置的第一表面和第二表面的互连通道包括：在基板上，且位于凹陷部待形成区域的四周，制作贯穿基板相对设置的第一表面和第二表面的导通孔；在导通孔内电镀金属铜，形成互连通道。该导通孔可以为pth；或者，stackblindvia。在此情况下，上述互联通道的直径可以制作在120μm左右。而采用焊球构成的vis的直径通常在200μm左右。本申请提供的互联通道由于直径较小，所以有利于增加互联通道的数量和密度。此外该基板第二表面上还可以空出更多的露出的金属布线，以用于分布更多的电源或接地端，从而在信号的传输过程中，能够提高高速信号的信号完整性以及电源完整性。

结合第三方面，在另一种可能的实现方式中，在将至少一个目标芯片固定安装于凹陷部内之前，该方法还包括：在载板的承载面上，间隔贴装至少一个基板；基板的第二表面朝向载板的承载面；在目标芯片的有源面上制作第一连接件以及位于相邻两个第一连接件之间的钝化层。基于此，接下来可以对该钝化层进行曝光、显影、刻蚀工艺形成用于露出焊盘的盲孔。然后，通过倒装焊工艺、植球工艺或者电镀工艺，在上述盲孔的位置形成第一连接件。接下来，对晶圆的背面进行背面消磨工艺，以减薄晶圆的厚度。最后，对晶圆进行切割得到多个目标芯片。

结合第三方面，在另一种可能的实现方式中，在基板第一表面和目标芯片有源面的一侧制作第一重布线层之后，方法还包括：在第一重布线层的第二表面上，制作与第一重布线层的第二表面电连接的第二连接件。该第二连接件用于与pcb固定连接。其中，第一重布线层的第二表面与第一重布线层的第一表面相对设置。

附图说明

图1为本申请提供的一种芯片封装结构的结构示意图；

图2为图1中目标芯片的结构示意图；

图3为图1中基板的一种结构示意图；

图4为图1中基板的另一种结构示意图；

图5为图3中基板上的凹陷部的一种立体结构示意图；

图6为图3中基板上的凹陷部的另一种立体结构示意图；

图7为具有图1所示的芯片封装结构的一种封装结构的结构示意图；

图8为本申请提供的另一种封装结构的结构示意图；

图9为本申请提供的又一种封装结构的结构示意图；

图10为本申请提供的一种hbpop结构的结构示意图；

图11为本申请提供的一种infopop结构的结构示意图；

图12为本申请提供的一种制作芯片封装结构的方法流程图；

图13a、图13b、图13c、图13d、图13e、图13f分别为执行图12所示的各个制作步骤分别得到的结构示意图；

图14为图12步骤s104对应的一种结构示意图。

附图标记：

01-芯片封装结构；02-顶层封装结构；10-目标芯片；11-顶层芯片；20-第一重布线层；21-第二重布线层；30-基板；40-互联通道；50-第一连接件；51-第二连接件；52-第三连接件；60-载板；61-功能性薄膜；62-钝化层；101-焊盘；201-介电层；202-金属布线；301-凹陷部；302-粘结层；303-支撑材料。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。

另外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。

本申请提供一种封装结构，该封装结构包括芯片封装结构01，如图1所示，该芯片封装结构01包括至少一颗目标芯片10、第一重布线层20、基板30。其中，第一重布线层20具有相对设置的第一表面和第二表面。该第一重布线层20的第二表面设置有用于与pcb固定连接的器件，例如，该器件可以为图1中的第二连接件51。该基板30的一侧设置有如图3所示的凹陷部301。基板30被固定在第一重布线层20的第一表面上，且该凹陷部301和第一重布线层20可以构成用于收容目标芯片10的收容空间。上述目标芯片10收容于该收容空间中，且目标芯片10与第一重布线层20的第一表面电连接。基板30能够对目标芯片10提供电连接、支撑、保护以及封装等功效。第一重布线层20与目标芯片10靠近上述pcb的一侧电连接，能够使得该目标芯片10在保持原有尺寸的情况下，具有更多的输入/输出(input/output，i/o)接口数量。

此外，上述封装结构如图7所示，还可包括顶层封装结构02，在此情况下，该基板30中还设置有位于凹陷部301四周的互连通道40。上述互连通道40的一端与第一重布线层20的第一表面电连接，互连通道的另一端与上述顶层封装结构02电连接。这样一来，顶层封装结构02可以通过互连通道40以及第一重布线层20实现与pcb或目标芯片10之间的通信。其中，该顶层封装结构02包括顶层芯片11和第三连接件52，第三连接件52的一端与顶层芯片11电连接，另一端至少与芯片封装结构01中的互连通道40电连接。

需要说明的是，为了使得基板30的第一表面和该基板30第二表面之间的连接路径最短，上述互连通道40可以垂直于该基板30的第一表面或基板30的第二表面设置。在此情况下，上述互连通道40可以称为垂直互连系统(verticalinterconnectssystem，vis)。

可选的，上述互联通道40为填充有金属铜的导通孔。上述填充有金属铜的导通孔可以为被铜完全填充，或者仅在导通孔的孔壁镀铜，并在该导通孔的中心填充树脂。例如，该导通孔可以为电镀导通孔(platedthroughhole，pth)，该pth内电镀有金属铜；或者，采用多个堆叠盲孔(stackblindvia)构成上述导通孔，然后在该导通孔内电镀金属铜以对该导通孔进行填充。在其他可选择的实施例，除了铜，上述导通孔中也可以填充其他适于传递信号的金属，来构成信号通路。

目标芯片10在进入封装工艺之前，如图2所示，已经在其一表面上制作多个铝制焊盘(aulminumpad，ap)，以下简称焊盘101。通过焊盘101可以将目标芯片10与其他部件电连接。本申请中，将该目标芯片10中设置有上述焊盘101的表面称为该目标芯片10的有源面。此外，该目标芯片10中与上述有源面相对设置的一面，称为该目标芯片10的背面。通常来说，目标芯片10的有源面与背面近似或完全平行。

需要说明的是，上述焊盘101可以以四周阵列的形式或者面阵列的形式分布于该目标芯片10的有源面上。

如图1所示，上述目标芯片10设置于第一重布线层(redistributionlayer，rdl)20的一侧。该第一重布线层20包括介电层201以及设置于介电层201中的金属布线202。

其中，上述介电层201和金属布线202可以通过构图工艺形成。例如，介电层201可以为采用绝缘的树脂材料，例如聚苯并噁唑(polybenzoxazole，pbo)或者聚酰亚胺(polyimide，pi)等，通过旋转涂覆工艺形成的树脂薄膜层，并通过曝光、显影、固化等构图工艺形成预设的薄膜图案。而上述金属布线202可以先采用物理气相沉积(physicalvapordeposition，pvd)工艺、溅射工艺或者电镀工艺先形成一层金属薄膜层，然后可以采用刻蚀等构图工艺对上述金属薄膜层进行图案化，从而形成金属布线202。其中，构成该金属布线202的材料可以包括金属铜、金属铝等导电材料。

可选的，本申请中将通过同一次构图制作工艺形成的上述介电层201称为一层介电层201；此外由于通过同一次构图工艺形成的金属布线202来源于同一层金属薄膜层，因此将同一次构图工艺形成的金属布线202称为同一层金属布线202。在此情况下，在制作第一重布线层20的过程中，制作介电层201的一次构图工艺与制作金属布线202的一次构图工艺交替进行，所以当该第一重布线层20具有多层介电层201和多层金属布线202时，一层金属布线202与一层介电层201交替设置。多层金属布线202构成该第一重布线层20中的金属线路结构。此外，上述介电层201上还设置有用于将相邻两层金属布线202电连接的过孔，在此情况下，相互电连接的多层金属布线202可以构成该第一重布线层20的信号通路。

此外，该第一重布线层20包括相对设置，且近似或完全平行的第一表面与第二表面。该第一重布线层20的第一表面相对于第二表面，更靠近目标芯片10的有源面。为了使得第一重布线层20中的金属线路结构能够与其他部件电连接，该第一重布线层20的第一表面和第二表面具有露出上述介电层201的金属布线202。

基于此，上述目标芯片10的有源面与第一重布线层20的第一表面电连接，例如，该目标芯片10可以通过设置于有源面上的焊盘101与该第一重布线层20的第一表面露出的金属布线202电连接。

或者，如图1所示，还可以在上述目标芯片10与第一重布线层20之间设置导电的第一连接件50。该第一连接件50的一端与目标芯片10有源面上的焊盘101电连接，该第一连接件50的另一端与第一重布线层20的第一表面露出的金属布线202电连接，从而实现目标芯片10的有源面与第一重布线层20的第一表面电连接。

其中，为了提高目标芯片10与第一重布线层20接触面的平整度，可以在目标芯片10的有源面上制作钝化层(passivationlayer)62，该钝化层62能够提供较为平整的表面以与第一重布线层20的第一表面相接触。此外，还需要在该钝化层62上形成盲孔以露出焊盘101，并在该焊盘101上制作上述第一连接件50。此外，为了提高盲孔制作的精度，该钝化层62可以为透明的树脂层，从而能够观测到焊盘101的位置。在此情况下，上述钝化层62可以与第一重布线层20中介电层201的材料相同。

需要说明的是，上述第一连接件50可以为采用电镀工艺形成的铜柱，或者采用印刷或植球工艺形成的焊球。其中，上述焊球可以为钎料球(solderball)、钎料凸点(solderbump)、铜核钎料球(cu-coresolderball，ccsb)、塑性核(plastic-coresolderball)或者可控坍塌芯片互连结构(controlledcollapsechipconnection，c4)。本申请对此不作限定。

基于此，本申请对该芯片封装结构01中封装的目标芯片10的数量、类型、尺寸以及制作工艺不作限定。当该芯片封装结构01中封装有多颗目标芯片10时，每一颗目标芯片10的有源面都与第一重布线层20的第一表面露出的金属布线202电连接，因此可以通过第一重布线层20实现多颗目标芯片10之间的互连。

在此基础上，当采用扇出型晶圆级封装(fanoutwaferlevelpackage，po-wlp)技术时，如图1所示，目标芯片10的部分焊盘可以通过上述第一重布线层20引出至该目标芯片10的外围，并与露出该第一重布线层20第一表面(即处于该目标芯片10外围)的金属布线电连接，从而可以当上述目标芯片10的尺寸减小时，使得该目标芯片10仍然能够保持原有尺寸所具有的输入/输出(input/output，i/o)接口数量。在此情况下，上述第一重布线层20为扇出型重布线层(fo-rdl)。

此外，该第一重布线层20还具有与该第一重布线层20的第一表面相对设置的第二表面。该第一重布线层20的第二表面上，设置有与第一重布线层20第二表面露出的金属布线电连接的第二连接件51。该第二连接件51用于实现第一重布线层20与诸如pcb的外部器件之间的电气互连。其中，该第二连接件51可以为上述焊球。该焊球的结构、材料以及制作方法同上所述，此处不再赘述。

可选的，上述第二连接件51与该第一重布线层20的第二表面接触的区域可以制备凸点下金属层(underbumpmetallization，ubm)，以提高第二连接件51与第一重布线层20第二表面的结合强度，增加第二连接件51的机械可靠性。其中，本申请对ubm的材料、结构以及工艺不做限定。

此外，可以根据设计需要，在上述第一重布线层20的第二表面集成附加电容(landsidecapacitor，lsc)。该附加电容通常为去耦电容，例如可以为采用回流焊工艺制作于第一重布线层20第二表面的多层陶瓷电容(multi-layerceramiccapacitor，mlcc)。该附加电容能够去除目标芯片11的耦合噪声。其中，上述附加电容可以位于相连两个第二连接件51之间。或者通过改变第一重布线层20中的电路结构，空出部分第二连接件51的位置，以将第二连接件51设置于上述空出的位置处。

在此基础上，本申请提供的芯片封装结构01中的基板30可以包括至少一层介电层201以及至少一层金属布线202。该基板30与上述重布线层的制作方式不同。

例如，基板30的制作方式可以为，首先在该基板30的初始载板上形成一金属薄膜层，然后在该金属薄膜层的表面贴干膜，进而通过曝光、显影、图形电镀、剥膜等工艺，得到一层金属布线202。接下来，通过压合工艺将处于半固化状态，且绝缘的介电层201通过压合工艺压合于制作有上述金属布线202的初始载板上。由在压合介电层201的过程中，已经制作于初始载板上的金属布线202需要嵌入至该介电层201中，因此该被压合的介电层201除了为上述半固化状态，该介电层201还需要具备一定的厚度。然后对介电层201进行固化。当该基板30具有多层介电层201和金属布线202时，可以采用上述工艺使得一层金属布线202与一层介电层201交替设置。

其中，构成该基板30的介电层201的材料通常为树脂材料、填料和玻璃纤维等的混合体。所述树脂可以为环氧树脂、双马来酰亚胺三嗪树脂、或者聚丙二醇(polypropyleneglycol，ppg)等。所述填料可以为三氧化二硅、云石等。

在此基础上，可以通过刻蚀工艺或者铣削工艺，如图3或图4所示，在基板301上制作上述凹陷部301。

其中，上述凹陷部301可以如图3所示为一凹槽。或者，如图4所示为一贯穿上述基板30的相对设置的第一表面和第二表面的通孔。此外，以凹陷部30为凹槽为例，该凹陷部30如图5所示，可以具有四个依次相连的侧壁，上述四个侧壁围设成一腔(cavity)型结构；或者如图6所示，上述凹陷部30具有两个相对设置的侧壁，该两个侧壁构成一渠(trench)型结构。

此时，基板30的厚度与目标芯片10的厚度具有重叠部分，从而有利于减小整个芯片封装结构01的厚度。以下，针对基板30上的凹陷部301为凹槽或者通孔时，目标芯片10在该凹陷部301内的设置方式进行详细的说明。

例如，在上述凹陷部301如图3所示为一凹槽的情况下，为了将目标芯片10固定于上述凹陷部301内，如图1所示，该凹槽的底面与目标芯片10的背面之间设置有粘结层302，此时，该目标芯片10可以通过粘结层302固定于凹槽的底部。

其中，构成上述粘结层302的材料可以包括：热压非导电胶(thermalcompressionbondingnon-conductivepaste，tcncp)、热压非导电膜(thermalcompressionbondingnon-conductivepaste，tcncf)、芯片粘结薄膜(dieaattchfilm，daf)或者银胶(epoxy)中的至少一种。

在此基础上，可以在上述凹陷部301内，且位于目标芯片10的周边填充有支撑材料303。其中，构成该支撑材料303的材料可以与构成上述基板30中的介电层201的材料相同，即可以选用树脂材料与玻璃纤维的混合体制作上述支撑材料303，从而有利于提高支撑材料303的刚度。这样一来，通过上述支撑材料303可以消除目标芯片10与凹陷部301的侧壁之间的间隙，且在具有良好刚度的支撑材料303的支撑作用下，可以有效减小目标芯片10发生翘曲的几率，从而使得芯片封装结构01具有良好的平整度，有利于提高芯片封装结构01与pcb的贴装效果。当然，在可选择的实施例中，上述支撑材料303也可以选用其他类型的材料，只需要保证该支撑材料303的材料力学特性接近于基板30的介电层201即可。

需要说明的是，当上述凹陷部301内设置有多颗目标芯片10时，不同的目标芯片10之间也可填充有上述支撑材料303。

采用图1所示的芯片封装结构01可以与上述顶层封装结构02堆叠形成图7所示的封装结构，该顶层封装结构02中的第三连接件52设置于基板30的第二表面上，以使得顶层芯片11通过第三连接件52、基板30中的互连通道40以及第一重布线层20实现与pcb或目标芯片10之间的通信。

其中，该第三连接件52可以为上述焊球。该焊球的结构、材料以及制作方法同上所述，此处不再赘述。

需要说明的是，上述顶层芯片11可以为存储器(memory)、集成无源器件(integratedpassivedevice，ipd)、微机电系统(micro-electro-mechanicalsystem，mems)、被动元件(passivedevice)、半导体管芯(silicondie)等结构。上述顶层封装结构02还可以包括转接板(interposer)。此外，上述顶层封装结构02可以采用倒装芯片封装(flipchippackage)结构。

此外，为了进一步减小基板30的厚度，上述凹陷部301如图4所示为贯穿基板30的第一表面和第二表面的通孔。在此情况下，为了将目标芯片10固定于上述凹陷部301内，可以在采用上述fp-wlp工艺，将晶圆(wafer)切成单颗的目标芯片10贴在载板(carrier)上，以形成重构晶圆的过程中，在上述载板上且对应凹陷部301的位置形成粘结层302，然后将该目标芯片10的背面贴合至上述粘结层302上。当将该载板剥离后，如图8所示，上述粘结层302背离目标芯片10的一侧表面可以与基板30的第二表面平齐。此时，基板30的第一表面与第一重布线层20的第一表面贴合，通孔在基板30的第二表面的一端填充有上述粘结层302，该粘结层302用于封闭收容目标芯片10的收容空间。

在此情况下，同上所述，在上述通孔内同样可以设置能够降低目标芯片10发生翘曲几率的支撑材料303。此外，对于图8所示的芯片封装结构01中互联通道40的设置方式同上所述，此处不再赘述。

在此情况下，采用图8所示的芯片封装结构01与位于其上方的顶层封装结构02可以构成一封装结构，且该封装结构中芯片封装结构01与顶层芯片11之间同样可以设置上述第三连接件52，该第三连接件52设置于基板30的第二表面上，以使得顶层芯片11通过第三连接件52、基板30中的互连通道40以及第一重布线层20实现与pcb或目标芯片10之间的通信。

基于此，由图8可以看出，由于基板30上的凹陷部301为通孔的结构，基板30上与目标芯片10所在的位置对应的区域的材料被完全去除，从而形成上述通孔，因此，制作于基板30的第二表面上的第三连接件52只能设置于目标芯片10的外围。在此情况下，为了提高上述第三连接件52的数量和联通密度，可选的，如图9所示，在基板30上凹陷部301为通孔的情况下，该芯片封装结构01还包括第二重布线层21。

该第二重布线层21被固定在基板30的第二表面上，第二重布线层21通过基板30中的互联通道40与第一重布线层20电连接。该第二重布线层20用于承载上述顶层封装结构02，且顶层封装结构02可以通过第二重布线层21与互连通道40电连接。上述第二重布线层21的结构与第一重布线层20相同，也包括至少一层介电层201和至少一层金属布线202。

在此情况下，采用图9所示的芯片封装结构01与位于其上方的顶层封装结构02可以构成一封装结构，该顶层封装结构02中的第三连接件52可以设置于第二重布线层21背离目标芯片10的一侧表面上。此时，第三连接件52能够与位于目标芯片10所在区域的，且位于第二重布线层21背离目标芯片10的一侧表面上露出的金属布线202电连接。这样一来，可以增加上述第三连接件52的密度，以使得与该第二重布线层21背离目标芯片10的一侧表面上露出的金属布线202相连接的第三连接件52不仅可以分布于目标芯片10的外围，还可以设置于该目标芯片10所在的区域内，从而可以提高芯片封装结构01与顶层封装结构02之间电气互连的可靠性。

基于此，如图9所示，顶层封装结构02中的顶层芯片11可以通过第三连接件52、第二重布线层21、基板30中的互连通道40以及第一重布线层20实现与pcb或目标芯片10之间的通信。

综上所述，一方面，本申请提供的封装结构中，如图7所示，芯片封装结构01的基板30中设置有用于容纳目标芯片10的凹陷部301，使得目标芯片10的厚度与基板30的厚度部分重叠。相比较图10所示的底层封装结构，本申请提供的芯片封装结构01中采用设置有凹陷部301的基板30代替了图10的底层封装结构中的模塑层和转接板，减少了芯片封装结构01中层叠设置的部件的数量，以达到减小芯片封装结构01厚度的目的，最终实现超薄型高带宽堆叠封装(ultra-tinhighbandwidthpackageonpackage，uthbpop)结构的制备。

此外，本申请提供的芯片封装结构01中采用了第一重布线层21代替了图10所示的底层封装结构中的下基板，由上述可知，第一重布线层21中的介电层201采用涂覆、曝光、显影、固化等工艺形成的绝缘薄膜层，而下基板作为封装基板的一种，其内部的介电层是通过压合工艺对处于半固化状态绝缘层制作有金属布线20的初始载板上。由于金属布线202需要嵌入至该上述半固化的绝缘层中，因此用于形成下基板中的介电层的绝缘层需要具备一定的厚度。所以，图7中第一重布线层21的厚度能够小于图10中下基板的厚度，从而能够减小芯片封装结构01，以实现超薄型高带宽封装结构的制备。此外，当芯片封装结构01减小后，整个芯片封装结构01的散热性能也得到了相应的提升。

在此基础上，本申请提供的芯片封装结构01中，如图8所示，当基板30上的凹陷部301为通孔时，可以进一步减小目标芯片10以及基板30的厚度，从而达到进一步减小芯片封装结构01厚度的目的。基于此，由上述可知如图9所示，为了提高芯片封装结构01与顶层封装结构02之间电气互连的可靠性，在基板30的第二表面上会制作第二重布线层21，但是该第二重布线层21同样采用第一重布线层20的制作工艺，所以第二重布线层21的厚度很小，对该芯片封装结构01的厚度影响不大。

另一方面，由上述可知，如图7、图8以及图9所示，本申请提供的芯片封装结构01中互联通道40为填充有金属铜的导通孔。该互联通道40的直径可以制作在120μm左右。而图10所示的底层封装结构中的vis通常以焊球为主，因此该vis的直径通常在200μm左右。在此情况下，本申请提供的互联通道40由于直径较小，所以相邻两个互联通道40的间距也可以适当减小，从而可以增加互联通道40的数量和密度。并且，由于互联通道40的直径较小，所以在基板30第二表面露出金属布线202中与互联通道40相接触的金属布线202占据该第二表面的面积较小，因此该基板30第二表面上可以空出更多的露出的金属布线202，以用于分布更多的电源或接地端，从而在信号的传输过程中，能够提高高速信号的信号完整性(signalintegrity，si)以及电源完整性(powerintegrity，pi)。

在此基础上，本申请中互连通道40为由金属铜填充的导通孔，由于金属铜的散热性能较好，因此相对于图10中由焊球构成的vis而言，本申请提供的芯片封装结构01在芯片垂直方向的散热性能更佳。

此外，相对于图11所示的集成扇出型堆叠封装(integratedfanoutpackageonpackage，infopop)中底层封装结构中的vis而言，本申请提供的芯片封装结构01中的互连通道40的制作过程为在基板30上形成导通孔(pth或stackblindvia)，然后电镀铜对该导通孔进行填充。然而图11中的vis需要在rdl上先电镀制备铜柱以形成vis，然后形成模塑层，使得铜柱的周边被模塑层包裹。因此相对于电镀形成立体铜柱的工艺而言，本申请中在已成型的导通孔中电镀填充金属铜的工艺过程更加简单，精度要求低、制作成本不高。

本发明实施例中的封装结构通过扇出的方式将至少一个芯片封装成一个新的芯片实体。这个新的芯片实体被安装在注入移动终端、网络设备等电子设备中，使得至少一个芯片通过这个封装得到的芯片实体的外接管脚与电子设备进行数据通讯，能够提高数据带宽以及提供更灵活的管脚配置方案。

本申请提供一种电子设备，该电子设备通过上述任意一种封装结构搭载了至少一个芯片。该电子设备具有与前述实施例提供的封装设备相同的技术效果，此处不再赘述。

本申请提供一种用于对如上所述的任意一种封装结构进行制作的方法，如图12所示，上述方法包括芯片封装结构01的制作方法。该芯片封装结构01的制作方法可以包括：

s101、制作如图5或如图6所示的具有凹陷部301的基板30。该基板30内具有联通该基板30相对设置的第一表面和第二表面的互连通道40。

例如，在一初始载板上形成一金属薄膜层，然后在该金属薄膜层的表面贴干膜，进而通过曝光、显影、图形电镀、剥膜等工艺，得到一层金属布线202。接下来，通过压合工艺将处于半固化状态，且绝缘的介电层201通过压合工艺压合于制作有上述金属布线202的初始载板上。然后对介电层201进行固化。重复上述步骤，形成具有多层金属布线202和多层介电层201的基板30。其中，该基板30中的一层金属布线202与一层介电层201交替设置。

在此基础上，在上述凹陷部301的待形成区域的四周，制作贯穿基板30相对设置的第一表面和第二表面的导通孔。其中，该导通孔可以为pth(如图13a所示)或者stackblindvia。接下来，在上述导通孔内电镀金属铜，以对该导通孔进行填充，最终形成用于联通基板30的第一表面和第二表面的互连通道40。

然后，采用刻蚀工艺或者铣削工艺，在基板30上对应上述凹陷部301的待形成区域的位置，制作上述凹陷部301，上述互连通道40位于该凹陷部301的四周。

s102、获取如图13b所示的目标芯片10。

例如，在目标晶圆(wafer)上制作钝化层62。其中，构成该钝化层62的材料包括聚酰胺(pi)，聚对苯撑苯并二噁唑纤维(pbo)，苯并环丁烯(bcb)等有机材料中的至少一种。接下来，对该钝化层62进行曝光、显影、刻蚀工艺形成用于露出焊盘101的盲孔。然后，通过倒装焊(bumping)工艺、植球工艺或者电镀工艺，在上述盲孔的位置形成第一连接件50。接下来，对晶圆的背面(与形成有第一连接件50相对设置的表面)进行背面消磨(backsidegrinding，bg)工艺，以减薄晶圆的厚度。最后，对晶圆进行切割(dicing)得到多个目标芯片10。

s103、如图13c所示，在载板60的承载面上，间隔贴装至少一个上述基板30。其中，基板的第二表面朝向载板60的承载面。

需要说明的是，上述载板60可以与上述步骤s102中所采用的晶圆形状、大小相同，此时本申请提供的制作工艺为fo-wlp工艺。或者，考虑到圆形载板60上形成重构晶圆，使得矩形的目标芯片10的利用率较低，可选的，上述载板60还可以为矩形，此时，本申请提供的制作工艺为面板扇出型(panelfo)封装工艺。上述两种封装工艺的步骤相同，区别仅在于载板60的形状不同。

此外，为了在制作芯片封装结构01的过程中，对基板30的位置进行固定，且当上述制作过程结束后，便于对上述载板60进行剥离。可选的，上述步骤s102之后，步骤s103之前，可以在载板60的承载面上形成功能性薄膜61。其中，该功能性薄膜61可以为粘附层薄膜(adhesivelayer)、牺牲层薄膜(sacrificiallayer)或者缓冲层薄膜(bufferlayer)，介电层薄膜(dielectriclayer)等。其中，上述粘附层薄膜或牺牲层薄膜可以是紫外光固化(ultra-violet，uv)胶、光热转换(light-to-heatconversion，lthc)薄膜，或者具有相似功能且与封装结构的制作工艺参数或制作条件兼容的材料。

s104、如图13c所示，将至少一个目标芯片10固定安装于凹陷部301内。其中，该目标芯片10的有源面背离基板30的第二表面。

例如，以上述凹陷部301为具有底面的凹槽为例，上述步骤s104包括：首先，在凹陷部301的底面上形成粘结层302；然后，将目标芯片10的背面粘合于该粘结层302上。

s105、如图13d所示，在凹陷部301内，且位于目标芯片10的周边填充支撑材料303。

其中，为了使得支撑材料303能够较好的抑制目标芯片10发生翘曲，填充于该目标芯片10周边的支撑材料303的高度至少要高于目标芯片10的有源面。

此外，上述支撑材料303填充好后，需要对其进行研磨，从而减薄支撑材料303的厚度，使得目标芯片10有源面上的第一连接件50以及设置于基板30内的互连通道40能够露出。

s106、如图13e所示，在基板30第一表面和目标芯片10有源面的一侧制作第一重布线层20。

其中，第一重布线层20上不设有信号通路，该信号通路与互连通道40以及目标芯片10电连接。在此情况下，上述第一重布线层20可以覆盖目标芯片10所在的区域以及基板30的第一表面。目标芯片10有源面上的第一连接件50与第一重布线层20的第一表面实现电气互连。此外第一重布线层20扇出布线至基板30的第一表面，并与设置于该基板30内的互联通道40电气互连。

需要说明的是，当上述凹陷部301中设置有多个目标芯片10后，不同的目标芯片10之间可以通过上述第一重布线层20电气互连。此外，扇出的第一重布线层20还可以实现目标芯片10与封装外管脚之间的电气互连。

此外，第一重布线层20的结构以及制作方法同上所述，此处不再赘述。

s107、如图13f所示，在第一重布线层10的第二表面上，制作于第一重布线层10的第二表面电连接的第二连接件51。

例如，上述第二连接件51可以为焊球，该焊球的结构、材料以及制作工艺同上所述，此处不再赘述。此外，为了提高第二连接件51与第一重布线层20第二表面的结合强度，上述第二连接件51与该第一重布线层20的第二表面接触的区域可以制备凸点下金属层(underbumpmetallization，ubm)。

s108、利用紫外光或者激光将载板60剥离，并采用切割工艺得到单个芯片封装结构01。

上述芯片封装结构01的制作方法，是以凹陷部301为有底面的凹槽为例进行的说明。此外，当凹陷部301采用通孔结构时，芯片封装结构01的制作方法同理可得，不同之处在于，步骤s104中至少一个目标芯片10固定安装于凹陷部301内包括：如图14所示，首先载板60的承载面上，且位于凹陷部301所在的区域形成粘结层302。接下来，将目标芯片10的背面粘合与粘接层302上。

上述芯片封装结构的制作方法与前述实施例提供的芯片封装结构具有相同的技术效果，此处不再赘述。

在此基础上，提高芯片封装结构01与顶层封装结构02之间电气互连的可靠性，如图9所示，该芯片封装结构01中设置有第二重布线层21时。图9所示的芯片封装结构01的制作方法同理可得，不同之处在于，在执行上述步骤s103，即在载板60的承载面上，间隔贴装至少一个上述基板30之前，在该载板60的承载面上形成上述第二重布线层21即可。

此外，上述该芯片封装结构01和顶层芯片11连接，可以形成封装结构。例如，本申请中上述顶层芯片11与芯片封装结构01的连接方式可以采用表面贴装工艺(surfacemounttechnology，smt)，或者还可以采用与预堆叠工艺(pre-stack)。

其中，表面贴装工艺是指，首先，将上述步骤s108得到的单颗芯片封装结构01采用上述表面贴装工艺贴在pcb上；然后，将上述顶层芯片11通过焊膏等方式贴在芯片封装结构01的上方；最后，经过一次回流工艺，同时将顶层芯片11和芯片封装结构01集成到pcb上。

此外，上述预堆叠工艺是指，首先，需要一次回流工艺，将顶层芯片11通过如图9所示的第三连接件52与顶层芯片11互连。其中，上述互连的方式可以采用热风重熔(massreflow)、热压键合(thermocompressionbonding)等其他等效的焊接方式。然后，采用第二次回流工艺，将连接有顶层芯片11的芯片封装结构01通过第二连接件51与pcb互连。

基于此，由上述可知，设置于凹陷部301内，且位于目标芯片10周边的支撑材料303能够减小目标芯片10发生翘曲的几率，因此本申请实施例提供的芯片封装结构01具有较好的平整度，所以采用只需要经过一次回流工艺的表面贴装工艺时，可以获得较好的贴装效果。

此外，芯片封装结构01与pcb之间具有不同的热膨胀系数，因此芯片封装结构01与pcb会向位于芯片封装结构01与pcb之间的第二连接件51施加不同的应力，因此为了避免第二连接件51在上述应力作用下发生撕裂，从而提高堆叠封装的可靠性，可以在第一重布线层20与pcb之间，且位于第二连接件51的周边填充应力缓冲层(underfill)。同理，芯片封装结构01与顶层芯片11之间也具有不同的热膨胀系数，为了避免第三连接件52发生撕裂，可选的，还可以在芯片封装结构01与顶层芯片11之间，且位于第三连接件52的周边也填充上述应力缓冲层。其中，不同位置的应力缓冲层可以通过同一次填充工艺进行制备。