本发明涉及cmos图形传感器领域，尤其涉及一种cmos图形传感器的隔离结构及其形成方法。
背景技术：
目前cmos图像传感器在形成沟槽隔离过程中，由于逻辑(logic)区域和像素(pixel)区域对沟槽隔离深度的需求不同，需用两步刻蚀来对logic区域沟槽隔离深度进行调节。具体的，在logic区域和pixel区域上同时刻蚀形成沟槽之后，再对logic区域已形成的沟槽，进一步进行刻蚀，使得logic区域的沟槽深度增大。
这种方法会在logic区域和pixel区域形成很大的高度差，对后续的cmp工艺产生很大的负担。同时，这种多次刻蚀制程复杂，在二次刻蚀过程中易对衬底造成损伤，影响最终cmos图形传感器的性能。
因此，需要一种新的cmos图形传感器的隔离结构来提高cmos图形传感器的性能。
技术实现要素：
本发明所要解决的技术问题是，提供一种cmos图形传感器的隔离结构及其形成方法，以提高cmos图形传感器的性能。
为了解决上述问题，本发明提供了一种cmos图形传感器的隔离结构的形成方法，包括：提供半导体衬底，所述半导体衬底包括逻辑区域，用于形成cmos图形传感器的逻辑电路；在所述半导体衬底的逻辑区域内形成绝缘埋层；刻蚀所述半导体衬底的逻辑区域，在所述逻辑区域内形成第一隔离沟槽，所述第一隔离沟槽位于所述绝缘埋层的上方。
可选的，所述第一隔离沟槽暴露出部分所述绝缘埋层或者所述第一隔离沟槽底部与所述绝缘埋层表面具有间距。
可选的，所述半导体衬底还包括像素区域，用于形成cmos图形传感器的像素传感单元；在刻蚀所述半导体衬底的逻辑区域的同时，刻蚀所述像素区域，在所述像素区域内形成第二隔离沟槽，所述第二隔离沟槽的深度与所述第一隔离沟槽的深度一致。
可选的，所述绝缘埋层的深度范围为50nm～1000nm，厚度范围为100nm～1000nm。
可选的，所述绝缘埋层为氧化硅层、氮化硅层或者氧化硅层与氮化硅层的堆叠结构。
可选的，采用离子注入工艺形成所述绝缘埋层。
可选的，还包括在所述第一隔离沟槽和第二隔离沟槽内填充隔离层。
本发明的技术方案还提供一种cmos图形传感器的隔离结构，包括：绝缘埋层，位于半导体衬底内的逻辑区域内，所述逻辑区域用于形成cmos图形传感器的逻辑电路；位于所述逻辑区域内的第一隔离沟槽，所述第一隔离沟槽位于所述绝缘埋层上方。
可选的，所述第一隔离沟槽暴露出部分所述绝缘埋层或者所述第一隔离沟槽底部与所述绝缘埋层表面具有间距。
可选的，半导体衬底还包括像素区域，用于形成cmos图形传感器的像素传感单元；所述隔离结构还包括：位于所述像素区域内的第二隔离沟槽，所述第二隔离沟槽的深度与所述第一隔离沟槽的深度一致。
可选的，所述绝缘埋层的深度范围为50nm～1000nm，厚度范围为100nm～1000nm。
可选的，所述绝缘埋层为氧化硅层、氮化硅层或者氧化硅层与氮化硅层的堆叠结构。
可选的，还包括填充所述第一隔离沟槽和第二隔离沟槽内的隔离层。
本发明的cmos图形传感器的隔离结构形成方法在半导体衬底的逻辑区域内形成绝缘埋层之后，再在所述绝缘埋层上形成第一隔离沟槽，可以提高隔离效果。所述绝缘埋层会使得后续在逻辑区域上形成的mos晶体管中形成全耗尽或部分耗尽，可以减小漏电和功耗，从而提高cmos图像传感器的性能。
进一步的，半导体衬底同时包括逻辑区域和像素区域，在逻辑区域内形成绝缘埋层之后，同时在逻辑区域内形成第一隔离沟槽，在像素区域内形成第二隔离沟槽。由于所述逻辑区域具有绝缘埋层，从而提高隔离效果。所述绝缘埋层会使得后续在逻辑区域上形成的mos晶体管中形成全耗尽或部分耗尽，可以减小漏电和功耗，从而提高cmos图像传感器的性能。无需再通过多次刻蚀工艺调整逻辑区域内的第一隔离沟槽的深度，从而可以减少刻蚀损伤，降低成本。
附图说明
图1至图5为本发明一具体所述方式的cmos图形传感器的隔离结构的形成过程的结构示意图；
图6至图10为本发明一具体所述方式的cmos图形传感器的隔离结构的形成过程的结构示意图。
具体实施方式
下面结合附图对本发明提供的cmos图形传感器的隔离结构及其形成方法的具体实施方式做详细说明。
图1至图5为本发明一具体所述方式的cmos图形传感器的隔离结构的形成过程的结构示意图。
请参考图1，提供半导体衬底，所述半导体衬底包括逻辑区域100，用于形成cmos图形传感器的逻辑电路。
所述半导体衬底可以为单晶硅衬底、ge衬底、sige衬底等。具体实施方式中，所述半导体衬底为p型掺杂的单晶硅衬底。在本发明的其他具体所述方式中，所述半导体衬底还可以为其他掺杂类型。图1中仅示出了半导体衬底的逻辑区域100，后续在所述逻辑区域100上形成cmos图形传感器的逻辑电路。
请参考图2，在所述半导体衬底的逻辑区域100内形成绝缘埋层101。
所述绝缘埋层101的材料可以为氧化硅、氮化硅或者氧化硅层与氮化硅层的堆叠结构。根据具体器件的隔离效果的要求，所述绝缘埋层101还可以为其他绝缘材料及绝缘材料的组合。
本发明的具体实施方式中，可以通过离子注入工艺形成所述绝缘埋层101。该具体实施方式中，所述绝缘埋层101的材料为氧化硅，通过对所述逻辑区域100进行氧离子注入形成所述氧化硅绝缘埋层101，并且在离子注入之后进行退火处理，以激活注入离子并减少所述逻辑区域100内由于离子注入造成的缺陷。
所述绝缘埋层101的深度根据后续待形成的第一隔离沟槽的深度进行设置，使得所述绝缘埋层101位于后续待形成的第一隔离沟槽的下方。
在本发明的具体所述方式中，所述绝缘埋层101的深度范围可以为50nm～1000nm，所述绝缘埋层101的厚度范围为100nm～1000nm。
由于不同的绝缘材料的介电系数不同，该具体所述方式中，可以针对不同材料的绝缘埋层101设置不同的深度和厚度。
所述绝缘埋层101的材料为氧化硅时，所述绝缘埋层101的深度为50nm～1000nm，厚度为100nm～1000nm；采用氧离子注入的剂量为1e16/cm2～5e18/cm2，能量为100kev～250kev，退火处理时间为0.5h～6h，温度为600℃～1350℃。
所述绝缘埋层101的材料为氮化硅时，所述绝缘埋层101的深度为100nm～800nm，厚度为200nm～800nm；采用氮离子注入的剂量为1e15/cm2～1e18/cm2，能量为100kev～230kev，退火处理时间为0.5h～6h，温度为800℃～1300℃。
所述绝缘埋层101还可以包括氧化硅子层以及氧化硅子层表面的氮化硅层，此时氧化硅子层的深度为300nm～800nm，氮化硅子层的深度为100nm～300nm；依次形成所述氧化硅子层和氮化硅子层。具体的，形成氧化硅子层时，采用氧离子注入的剂量为1e16/cm2～5e18/cm2，能量为100kev～250kev，退火处理时间为0.5h～6h，温度为600℃～1350℃；形成氮化硅子层时，采用氮离子注入的剂量为1e15/cm2～1e18/cm2，能量为100kev～230kev，退火处理时间为0.5h～6h，温度为800℃～1300℃。在其他具体所述方式中，所述绝缘埋层101可以包括多个间隔堆叠的氧化硅子层以及氮化硅子层。
请参考图3，在所述逻辑区域100表面形成图形化掩膜层110，所述图形化掩膜层具有开口113，暴露出部分所述逻辑区域100的表面。
所述图形化掩膜层110包括氧化硅层111和位于所述氧化硅层表面的氮化硅层112。在本发明的其他具体实施方式中，所述图形化掩膜层110还可以采用其他掩膜材料，在此不作限定；所述图形化掩膜层110表面还可以具有图形化光刻胶层。具体的，所述图形化掩膜层110的形成方法包括在所述逻辑区域100表面形成掩膜材料层之后，在所述掩膜材料层表面形成光刻胶层，并对所述光刻胶层进行光刻、刻蚀处理，形成图形化光刻胶层；然后以所述图形化光刻胶层为掩膜，刻蚀所述掩膜材料层，形成所述开口113。
所述开口113定义出后续待形成的第一隔离沟槽的位置、形状及尺寸。
请参考图4，沿所述开口113刻蚀所述半导体衬底的逻辑区域100，在所述逻辑区域100内形成第一隔离沟槽102，所述第一隔离沟槽102位于所述绝缘埋层101上方。
采用各向异性的干法刻蚀工艺对所述逻辑区域100进行刻蚀。该具体所述方式中，以所述绝缘埋层101作为刻蚀停止层，使得形成的第一隔离沟槽102底部暴露出所述绝缘埋层101的部分表面。在其他具体实施方式中，可以通过刻蚀时间调整所述第一隔离沟槽102的深度，使得所述第一隔离沟槽102位于绝缘埋层101的上方，所述第一隔离沟槽102与绝缘埋层101之间具有一定间距。
该具体实施方式中，所述第一隔离沟槽102为浅沟槽，用于形成浅沟槽隔离结构(sti)，在本发明的其他具体所述方式中，所述第一隔离沟槽102还可以为深沟槽。
请参考图5，在所述第一隔离沟槽102内填充隔离层，形成沟槽隔离结构103。
所述隔离层的材料可以为氧化硅、氮化硅、氮氧化硅或碳氧化硅等绝缘介质材料。可以采用化学气相沉积工艺、原子层沉积工艺或旋涂工艺等在所述第一隔离沟槽102内填充绝缘介质材料，并对所述绝缘介质材料进行平坦化，同时去除所述图形化硬掩膜层110，形成所述沟槽隔离结构104。在其他具体所述方式中，也可以根据实际需求，保留所述图形化硬掩膜层110，在此不作限定。
所述逻辑区域100上的沟槽隔离结构104底部为绝缘埋层101，提高了隔离深度，从而提高隔离效果。该具体所述方式中，所述沟槽隔离结构104与绝缘埋层101的表面连接，会使得后续在逻辑区域100上形成的mos晶体管中形成全耗尽，可以减小漏电和功耗，从而提高cmos图像传感器的性能。在其他具体所述方式中，所述沟槽隔离结构104与绝缘埋层101之间还具有一定间距，会使得后续在逻辑区域100上形成的mos晶体管中形成部分耗尽，同样能够减小漏电和功耗，提高cmos图像传感器的性能。
请参考图6至图10，为本发明另一具体所述方式的cmos图形传感器的隔离结构的形成过程的结构示意图。
请参考图6，提供半导体衬底，所述半导体衬底包括逻辑区域201和像素区域202。
所述逻辑区域201用于形成cmos图形传感器的逻辑电路；所述像素区域202用于形成cmos图形传感器的像素传感单元。
图6中将所述逻辑区域201和像素区域202相邻呈现，其中以虚线区分。在实际的半导体衬底上，所述逻辑区域201和像素区域202之间也可以间隔有其他区域，或者所述逻辑区域201和像素区域202之间具有隔离结构进行隔离，在此均未示出。所述逻辑区域201和像素区域202的相对位置，不作限定。
请参考图7，在所述半导体衬底的逻辑区域201内形成绝缘埋层203。
通过离子注入工艺，在所述逻辑区域201内形成绝缘埋层203。
具体的，可以在所述半导体衬底上形成暴露出逻辑区域201的掩膜层，然后以所述掩膜层为掩膜对所述逻辑区域201进行离子注入，在所述逻辑区域201的一定深度处形成绝缘埋层203。在离子注入之后，还可以进行退火，以激活注入离子，消除注入损伤。
所述绝缘埋层203可以为氧化硅、氮化硅或者氧化硅与氮化硅的堆叠结构等绝缘介质层。
请参考图8，在所述逻辑区域201和像素区域202表面形成图形化掩膜层210，所述图形化掩膜层具有开口213，暴露出部分所述逻辑区域201和像素区域202的表面。
所述开口213定义了后续待形成的第一隔离沟槽和第二隔离沟槽的位置、形状和尺寸。在该具体所述方式中，所述逻辑区域201和像素区域202上开口213具有相同的尺寸和形状。在其他具体所述方式中，也可以在所述逻辑区域201和像素区域202上形成不同的开口。
所述图形化掩膜层210包括氧化硅层211和位于所述氧化硅层211表面的氮化硅层212。在本发明的其他具体所述方式中，所述图形化掩膜层210也可以采用其他掩膜材料。
请参考图9，沿所述开口213刻蚀所述逻辑区域201和像素区域202，在所述逻辑区域201内形成第一隔离沟槽204，在所述像素区域202内形成第二隔离沟槽205。
采用各向异性干法刻蚀工艺同时刻蚀所述逻辑区域201和像素区域202，使得形成的所述第二隔离沟槽205的深度与所述第一隔离沟槽204的深度一致。可是所述逻辑区域201和像素区域202时，以所述逻辑区域201内的绝缘埋层203作为刻蚀停止层，使得所述逻辑区域201内形成的第一隔离沟槽204的底部位于所述绝缘埋层203上，暴露出部分所述绝缘埋层203的表面。在其他具体实施方式中，也可以通过调整刻蚀时间控制所述第一隔离沟槽204和第二隔离沟槽205的深度，使得所述第一隔离沟槽204位于绝缘埋层203的上方，所述第一隔离沟槽204与绝缘埋层203之间具有一定间距。
请参考图10，在所述第一隔离沟槽204和第二隔离沟槽205内填充隔离层，在所述逻辑区域201内形成第一沟槽隔离结构206，在所述像素区域202内形成第二沟槽隔离结构207。
所述隔离层的材料可以为氧化硅、氮化硅、氮氧化硅或碳氧化硅等绝缘介质材料。可以采用化学气相沉积工艺、原子层沉积工艺或旋涂工艺等在所述第一隔离沟槽204和第二隔离沟槽205内填充绝缘介质材料，并对所述绝缘介质材料进行平坦化，同时去除所述图形化硬掩膜层210，形成所述第一沟槽隔离结构206和第二沟槽隔离结构207。在其他具体所述方式中，也可以根据实际需求，保留所述图形化硬掩膜层210，在此不作限定。
所述逻辑区域201内的第一沟槽隔离结构206与像素区域202内的第二沟槽隔离结构207的深度相同，但是由于所述逻辑区域201内的第一沟槽隔离结构206底部为绝缘埋层203，可以提高隔离效果。并且，所述绝缘埋层203与第一沟槽隔离结构206接触时会使得后续在逻辑区域201上形成的mos晶体管中形成全耗尽，所述绝缘埋层203与第一沟槽隔离结构206之间具有一定间距时会使得后续在逻辑区域201上形成的mos晶体管中形成部分耗尽，可以减小漏电和功耗，从而提高cmos图像传感器的性能。无需再通过多次刻蚀工艺调整逻辑区域内的沟槽隔离结构的深度，从而可以减少刻蚀损伤，降低成本。
本发明的具体实施方式还提供一种cmos图形传感器的隔离结构。
请参考图5，在一个具体实施方式中，所述cmos图形传感器的隔离结构包括：位于半导体衬底的逻辑区域100内的绝缘埋层101；位于所述逻辑区域100内的第一隔离沟槽，所述第一隔离沟槽位于所述绝缘埋层101上方，暴露出部分绝缘埋层101；所述第一隔离沟槽内填充有隔离层，作为绝缘埋层101上方的第一沟槽隔离结构103。在其他具体所述方式中，所述第一隔离沟槽位于所述绝缘埋层101上方，与所述绝缘埋层101之间具有一定间距。
所述绝缘埋层101的材料可以为氧化硅、氮化硅或者氧化硅层与氮化硅层的堆叠结构。所述绝缘埋层101的深度范围可以为50nm～1000nm，所述绝缘埋层101的厚度范围为100nm～1000nm。
由于不同的绝缘材料的介电系数不同，该具体所述方式中，可以针对不同材料的绝缘埋层101设置不同的深度和厚度。所述绝缘埋层101的材料为氧化硅时，所述绝缘埋层101的深度为50nm～1000nm，厚度为100nm～1000nm；所述绝缘埋层101的材料为氮化硅时，所述绝缘埋层101的深度为100nm～800nm，厚度为200nm～800nm；所述绝缘埋层101还可以包括氧化硅子层以及氧化硅子层表面的氮化硅层，此时氧化硅子层的深度为300nm～800nm，氮化硅子层的深度为100nm～300nm。
请参考图6，为本发明另一具体实施方式的cmos图形传感器的隔离结构的结构示意图。
所述隔离结构包括位于半导体衬底的逻辑区域201内的绝缘埋层203，所述半导体衬底还包括像素区域202。
所述隔离结构还包括：位于所述逻辑区域201内的第一隔离沟槽，以及位于所述像素区域202内的第二隔离沟槽，所述第一隔离沟槽底部位于所述绝缘埋层203表面，暴露出部分绝缘埋层203的表面。所述第一隔离沟槽的深度与所述第二隔离沟槽的深度一致。在其他具体所述方式中，所述第一隔离沟槽底部还可以位于所述绝缘埋层203上方且与所述绝缘埋层203之间具有一定间距。
所述隔离结构还包括：位于所述第一隔离沟槽内的第一沟槽隔离结构206和位于所述第二隔离沟槽内的第二沟槽隔离结构207。
所述逻辑区域201内的第一沟槽隔离结构206与像素区域202内的第二沟槽隔离结构207的高度相同，但是由于所述逻辑区域201内的第一沟槽隔离结构206位于绝缘埋层203上方，能够提高隔离效果。所述第一沟槽隔离结构206与绝缘埋层203表面连接，会使得后续在逻辑区域201上形成的mos晶体管中形成全耗尽；或者，所述第一沟槽隔离结构206与绝缘埋层203之间具有一定间距，会使得后续在逻辑区域201上形成的mos晶体管中形成部分耗尽，可以减小漏电和功耗，从而提高cmos图像传感器的性能。可以同时形成所述第一沟槽隔离结构206和第二沟槽隔离结构207，无需再通过多次刻蚀工艺调整逻辑区域内的沟槽隔离结构的深度，从而可以减少刻蚀损伤，降低成本。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。