一种自对准沟槽的形成方法与流程

本发明涉及半导体领域，特别是涉及一种自对准沟槽的形成方法。

背景技术：

集成电路设计者制造更快更小集成电路的一种方式是降低包括集成电路的各元件间的分隔距离，此增加衬底上电路元件密度的方法通常称作“缩放”或增加器件整合度；而垂直晶体管的结构设计可以有效减小有源区域的消耗并提高集成度，一般通过深沟槽隔离晶体管，浅沟槽隔离源漏区。

而现有深沟槽和浅沟槽的形成方法一般如图1至图11所示，具体形成过程包括：如图1所示，提供一半导体衬底101，于所述半导体衬底101上依次形成缓冲层102、刻蚀停止层103、离子阻隔层104、掩膜层105及光刻胶层，并对所述光刻胶层进行光刻，以形成图形化的光刻胶层106；之后如图2和图3所示，通过图形化的光刻胶层106依次对所述掩膜层105及所述离子阻隔层104进行刻蚀；之后如图4和图5所示，于保留的离子阻隔层104及掩膜层105的表面形成第一介质层107，并去除保留的离子阻隔层104及掩膜层105上表面的第一介质层107，以形成第一开口；之后如图6和图7所示，通过第一开口依次对刻蚀停止层103、缓冲层102及半导体衬底101进行刻蚀，以于所述半导体衬底101中形成第一沟槽108，并于所述第一沟槽108内形成第一填充层109；之后如图8和图9所示，去除所述刻蚀停止层103上表面的所述离子阻隔层104及所述第一介质层107，并于所述刻蚀停止层103及所述第一填充层109表面形成第二介质层110，以形成第二开口；之后如图10所示，通过第二开口依次对所述刻蚀停止层103、缓冲层102及所述半导体衬底101进行刻蚀，以于所述半导体衬底101中形成第二沟槽111；最后如图11所示，于所述第二沟槽111内形成第二填充层112。可见，上述形成方法主要是通过使用两次掩膜版进行刻蚀，以分别形成深沟槽和浅沟槽；因此，采用上述形成方法制备深度不同的沟槽时，步骤复杂、生产成本较高。

鉴于此，有必要设计一种新的自对准沟槽的形成方法用以解决上述技术问题。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种自对准沟槽的形成方法，用于解决采用现有形成方法制备不同深度的沟槽时，步骤复杂、且成本较高的问题。

为实现上述目的及其他相关目的，本发明提供一种自对准沟槽的形成方法，所述形成方法包括：

s1：提供一半导体衬底，并于所述半导体衬底上依次形成从下至上的离子阻隔层、掩膜层及图形化的光刻胶层；

s2：利用所述图形化的光刻胶层对所述掩膜层进行刻蚀，以形成位于所述离子阻隔层上的复数个掩膜结构，相邻所述掩膜结构之间具有第一开口，所述第一开口暴露出所述离子阻隔层的第一部位；

s3：对所述掩膜结构的侧壁进行离子注入，以于所述掩膜结构两侧形成掺杂侧壁，所述掺杂侧壁之间具有非掺杂的掩膜凸块，其中，所述掺杂侧壁对所述离子阻隔层的刻蚀选择比大于所述掩膜凸块对所述离子阻隔层的刻蚀选择比；

s4：基于所述第一开口对s3步骤所得结构进行第一次刻蚀，所述第一次刻蚀至少移除所述离子阻隔层的所述第一部位以及位于所述第一部位下的所述半导体衬底，以于所述半导体衬底中形成预沟槽；同时去除位于相邻所述掺杂侧壁之间的所述掩膜凸块，以于所述掺杂侧壁之间形成第二开口；其中，所述第二开口暴露出所述离子阻隔层的第二部位；

s5：基于所述预沟槽和所述第二开口对s4步骤所得结构进行第二次刻蚀，所述第二次刻蚀至少移除所述离子阻隔层的所述第二部位以及位于所述第二部位下的所述半导体衬底，以于所述半导体衬底中形成第一沟槽，其中，所述半导体衬底对应于所述预沟槽的部位形成为第二沟槽，所述第二沟槽的深度不同于所述第一沟槽的深度；以及

s6：去除所述掺杂侧壁及所述离子阻隔层在所述第一部位和所述第二部位以外的第三部位，以形成所述自对准沟槽。

可选地，所述第二次刻蚀还包括至少移除位于所述预沟槽底部的所述半导体衬底，以于所述半导体衬底中形成所述第二沟槽；其中，所述第二沟槽的深度大于所述预沟槽的深度、且大于所述第一沟槽的深度。

可选地，所述第一次刻蚀和所述第二次刻蚀为连续实施。

可选地，通过所述第一次刻蚀于所述半导体衬底中形成所述第二沟槽，同时去除位于相邻所述掺杂侧壁之间的部分所述掩膜凸块；其中，所述第二沟槽的深度等于所述预沟槽的深度。

可选地，所述第一次刻蚀和所述第二次刻蚀为非连续实施，所述形成方法还包括：在s4步骤和s5步骤之间的s4-1：于所述第二沟槽内形成填充层，并去除位于相邻所述掺杂侧壁之间的部分所述掩膜凸块，以暴露所述离子阻隔层的第二部位。

可选地，所述形成方法还包括：在s4步骤和s4-1步骤之间的s4-1-1：去除部分所述掺杂侧壁，使保留的所述掺杂侧壁的高度等于保留的所述掩膜凸块的高度。

可选地，所述第二沟槽的深度大于所述第一沟槽的深度。

可选地，所述第二沟槽的深度小于所述第一沟槽的深度。

可选地，s3步骤中采用倾斜角度离子注入工艺对所述掩膜结构的侧壁进行离子注入。

可选地，所述倾斜角度离子注入工艺的倾斜角度与所述掩膜结构的厚度正相关，与所述第一开口的宽度负相关。

可选地，所述倾斜角度离子注入工艺的倾斜角度范围介于10度～80度，所述倾斜角度是相对于垂直所述半导体衬底的上表面的正向离子注入方向的角度偏斜。

可选地，所述掩膜层的材质包含碳层；所述掺杂侧壁的材质异于所述掩膜凸块的材质，包含硼。

可选地，所述离子注入的注入气体选自于由乙硼烷和三氟化硼所构成群组的其中之一。

可选地，所述掺杂侧壁中硼的原子百分比介于5atom％～25atom％。

可选地，所述掺杂侧壁对所述离子阻隔层的刻蚀选择比介于20～30，所述掩膜凸块对所述离子阻隔层的刻蚀选择比介于10～15，以使在s4步骤和s5步骤后所述掺杂侧壁仍残留于所述半导体衬底上，s4步骤后所述掺杂侧壁的残留高度大于等于s3步骤后所述掺杂侧壁的形成高度的二分之一。

可选地，s1步骤还包括于所述半导体衬底及所述离子阻隔层之间依次形成从下至上的缓冲层及刻蚀停止层的步骤。

如上所述，本发明的自对准沟槽的形成方法，具有以下有益效果：

本发明所述形成方法通过对所述掩膜结构的侧壁进行离子注入，使所述掺杂侧壁对离子阻隔层的刻蚀选择比大于掩膜凸块对离子阻隔层的刻蚀选择比，通过使用一次掩膜版即可实现不同深度沟槽的制备，即通过掩膜版实现第二沟槽的制备，通过掺杂侧壁进行自对准，实现第一沟槽的制备，简化了工艺步骤的同时还降低了生产成本。

本发明所述形成方法还可通过对掩膜层厚度的选择，增加了第一沟槽深度的可调节性，扩大了应用范围。

附图说明

图1至图11显示为现有不同深度沟槽形成方法中各步骤的结构示意图。

图12至图17显示为本发明实施例一所述形成方法中各步骤的结构示意图。

图18至图27显示为本发明实施例二所述形成方法中各步骤的结构示意图。

图28显示为本发明实施例三所述自对准沟槽的结构示意图。

元件标号说明

101半导体衬底102缓冲层

103刻蚀停止层104离子阻隔层

105掩膜层106图形化的光刻胶层

107第一介质层108第一沟槽

109第一填充层110第二介质层

111第二沟槽112第二填充层

201半导体衬底202缓冲层

203刻蚀停止层204离子阻隔层

205掩膜层206图形化的光刻胶层

207掩膜结构208第一开口

209掩膜凸块210掺杂侧壁

211预沟槽212第二开口

213第二沟槽214第一沟槽

301半导体衬底302缓冲层

303刻蚀停止层304离子阻隔层

305掩膜层306图形化的光刻胶层

307掩膜结构308第一开口

309掩膜凸块310掺杂侧壁

311预沟槽312填充材料层

313填充层314第二开口

315第一沟槽

具体实施方式

以下由特定的具体实施例说明本发明的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本发明的其他优点及功效。

请参阅图12至图28。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。

实施例一

如图12至图17所示，本实施例提供一种自对准沟槽的形成方法，所述形成方法包括：

s1：提供一半导体衬底201，并于所述半导体衬底201上依次形成从下至上的离子阻隔层204、掩膜层205及图形化的光刻胶层206；

s2：利用所述图形化的光刻胶层206对所述掩膜层205进行刻蚀，以形成位于所述离子阻隔层204上的复数个掩膜结构207，相邻所述掩膜结构207之间具有第一开口208，所述第一开口208暴露出所述离子阻隔层204的第一部位；

s3：对所述掩膜结构207的侧壁进行离子注入，以于所述掩膜结构207两侧形成掺杂侧壁210，所述掺杂侧壁210之间具有非掺杂的掩膜凸块209，其中，所述掺杂侧壁210对所述离子阻隔层204的刻蚀选择比大于所述掩膜凸块209对所述离子阻隔层204的刻蚀选择比；

s4：基于所述第一开口208对s3步骤所得结构进行第一次刻蚀，所述第一次刻蚀至少移除所述离子阻隔层204的所述第一部位以及位于所述第一部位下的所述半导体衬底201，以于所述半导体衬底201中形成预沟槽211；同时去除位于相邻所述掺杂侧壁210之间的所述掩膜凸块209，以于所述掺杂侧壁210之间形成第二开口212；其中，所述第二开口212暴露出所述离子阻隔层201的第二部位；

s5：基于所述预沟槽211和所述第二开口212对s4步骤所得结构进行第二次刻蚀，所述第二次刻蚀至少移除所述离子阻隔层204的所述第二部位以及位于所述第二部位下的所述半导体衬底201，以于所述半导体衬底201中形成第一沟槽214，其中，所述半导体衬底201对应于所述预沟槽211的部位形成为第二沟槽213，所述第二沟槽213的深度不同于所述第一沟槽214的深度；以及

s6：去除所述掺杂侧壁210及所述离子阻隔层204在所述第一部位和所述第二部位以外的第三部位，以形成所述自对准沟槽。

下面请参阅图12至图17对本实施例所述形成方法进行详细说明。

如图12所示，提供一半导体衬底201，并于所述半导体衬底201上依次形成从下至上的离子阻隔层204、掩膜层205及图形化的光刻胶层206。

作为示例，如图12所示，s1步骤还包括于所述半导体衬底201及所述离子阻隔层204之间依次形成从下至上的缓冲层202及刻蚀停止层203的步骤。

具体的，所述半导体衬底201的材质包含硅(si)层；采用高温氧化工艺于所述半导体衬底201上形成缓冲层202，所述缓冲层202的材质包含二氧化硅(sio2)层，所述缓冲层202的厚度范围介于3nm(纳米)～15nm；采用高温炉管沉积或化学气相沉积工艺于所述缓冲层202上形成刻蚀停止层203，所述刻蚀停止层203的材质包含氮化硅(sin)层，所述刻蚀停止层203的厚度范围介于30nm～150nm；采用化学气相沉积工艺于所述刻蚀停止层203上形成离子阻隔层204，所述离子阻隔层204的材质包含二氧化硅(sio2)层，所述离子阻隔层204的厚度范围介于30nm～100nm；采用化学气相沉积工艺于所述离子阻隔层204上形成掩膜层205，所述掩膜层205的材质包含碳(c)层，所述掩膜层205的厚度范围介于20nm～200nm。

如图12和图13所示，利用所述图形化的光刻胶层206对所述掩膜层205进行刻蚀，以形成位于所述离子阻隔层204上的复数个掩膜结构207，相邻所述掩膜结构207之间具有第一开口208，所述第一开口208暴露出所述离子阻隔层204的第一部位。

作为示例，形成所述掩膜结构207的方法包括：于所述掩膜层205上旋涂光刻胶，并通过掩膜版对所述光刻胶进行图形化，之后利用图形化的光刻胶206对所述掩膜层205进行刻蚀，以形成所述掩膜结构207。需要注意的是，所述第一开口208的宽度d即为后续形成的所述第二沟槽213的宽度，故在制作过程中，所述第一开口208的宽度d可根据实际需要确定。

如图14所示，对所述掩膜结构207的侧壁进行离子注入，以于所述掩膜结构207两侧形成掺杂侧壁210，所述掺杂侧壁210之间具有非掺杂的掩膜凸块209，其中，所述掺杂侧壁210对所述离子阻隔层204的刻蚀选择比大于所述掩膜凸块209对所述离子阻隔层204的刻蚀选择比。

需要注意的是，所述掩膜凸块209的宽度即为后续形成的所述第一沟槽214的宽度，故在制作过程中，所述掩膜凸块209的宽度可根据实际需要确定，从而根据所述掩膜凸块209的宽度确定所述掺杂侧壁210的宽度，进而确定离子注入的能量和剂量。

作为示例，采用倾斜角度离子注入工艺对所述掩膜结构207的侧壁进行离子注入。

具体的，所述倾斜角度离子注入工艺的倾斜角度与所述掩膜结构207的厚度正相关，与所述第一开口208的宽度d负相关；也就是说，所述掩膜结构207越厚，采用倾斜角度离子注入工艺时的倾斜角度越大；所述第一开口208越宽，采用倾斜角度离子注入工艺时的倾斜角度越小。故在实际制作过程中，需要综合考虑所述掩膜结构207的厚度及所述第一开口208的宽度d，进而确定所述倾斜角度。优选地，在本实施例中，所述倾斜角度离子注入工艺的倾斜角度θ范围介于10度～80度，所述倾斜角度θ是相对于垂直所述半导体衬底201的上表面的正向离子注入方向的角度偏斜。

作为示例，所述离子注入的注入气体选自于由乙硼烷和三氟化硼所构成群组的其中之一；其中，所述掺杂侧壁210中硼的原子百分比介于5atom％～25atom％，即掺杂侧壁210中硼原子的个数占所有原子总数的百分比为5％～25％。

作为示例，所述掩膜凸块209的材质包含碳，所述掺杂侧壁210的材质异于所述掩膜凸块209的材质，包含硼；所述掺杂侧壁210对所述离子阻隔层204的刻蚀选择比介于20～30，所述掩膜凸块209对所述离子阻隔层204的刻蚀选择比介于10～15，以使在s4步骤和s5步骤后所述掺杂侧壁210仍残留于所述半导体衬底201上，s4步骤后所述掺杂侧壁210的残留高度大于等于s3步骤后所述掺杂侧壁210的形成高度的二分之一。

如图15所示，基于所述第一开口208对s3步骤所得结构进行第一次刻蚀，所述第一次刻蚀至少移除所述离子阻隔层204的所述第一部位以及位于所述第一部位下的所述半导体衬底201，以于所述半导体衬底201中形成预沟槽211；同时去除位于相邻所述掺杂侧壁210之间的所述掩膜凸块209，以于所述掺杂侧壁210之间形成第二开口212；其中，所述第二开口212暴露出所述离子阻隔层204的第二部位。

需要注意的是，本实施例利用在相同的刻蚀条件下，所述掩膜凸块209的刻蚀速率大于所述掺杂侧壁210的刻蚀速率，以于相邻所述掺杂侧壁210之间形成第二开口212，即通过第二开口212定义所述第一沟槽214的刻蚀窗口，实现自对准。

如图16所示，基于所述预沟槽211和所述第二开口212对s4步骤所得结构进行第二次刻蚀，所述第二次刻蚀至少移除所述离子阻隔层204的所述第二部位以及位于所述第二部位下的所述半导体衬底201，以于所述半导体衬底201中形成第一沟槽214，其中，所述半导体衬底201对应于所述预沟槽211的部位形成为第二沟槽213。

需要注意的是，在后续半导体器件的制作过程中，可根据实际需要，对所述第一沟槽214及所述第二沟槽213进行相应材料的填充，以实现其相应功能。如于所述第一沟槽214内填充导电材料，以形成凹槽栅；于所述第二沟槽213内填充绝缘材料，以形成隔离结构等。

作为示例，所述第二次刻蚀还包括至少移除位于所述预沟槽211底部的所述半导体衬底201，以于所述半导体衬底201中形成所述第二沟槽213；其中，所述第二沟槽213的深度大于所述预沟槽211的深度、且大于所述第一沟槽214的深度。优选地，在本实施例中，所述第一次刻蚀和所述第二次刻蚀为连续实施；如采用干法刻蚀工艺形成所述第一沟槽214及所述第二沟槽213，其中，所述第一沟槽214的深度h1范围介于100nm～200nm，所述第二沟槽213的深度h2范围介于200nm～300nm。

如图17所示，去除所述掺杂侧壁210及所述离子阻隔层204在所述第一部位和所述第二部位以外的第三部位，以形成所述自对准沟槽。

通过上述形成方法制备的所述自对准沟槽结构如图17所示，所述自对准沟槽包括：

半导体衬底201；以及

形成于所述半导体衬底201中的第一沟槽214和第二沟槽213，其中，所述第二沟槽213的深度大于所述第一沟槽214的深度。

作为示例，如图17所示，所述自对准沟槽还包括：形成于所述半导体衬底201上的缓冲层202及刻蚀停止层203。

具体的，所述半导体衬底201的材质包含硅(si)层；所述缓冲层202的材质包含二氧化硅(sio2)层，所述缓冲层202的厚度范围介于3nm～15nm；所述刻蚀停止层203的材质包含氮化硅(sin)层，所述刻蚀停止层203的厚度范围介于30nm～150nm。

具体的，所述第一沟槽214和所述第二沟槽213相互间隔排列，所述第一沟槽214的深度h1范围介于100nm～200nm，所述第二沟槽213的深度h2范围介于200nm～300nm。

实施例二

如图18至图27所示，本实施例提供了一种自对准沟槽的形成方法，所述形成方法包括：

s1：提供一半导体衬底301，并于所述半导体衬底301上依次形成从下至上的离子阻隔层304、掩膜层305及图形化的光刻胶层306；

s2：利用所述图形化的光刻胶层306对所述掩膜层305进行刻蚀，以形成位于所述离子阻隔层304上的复数个掩膜结构307，相邻所述掩膜结构307之间具有第一开口308，所述第一开口308暴露出所述离子阻隔层304的第一部位；

s3：对所述掩膜结构307的侧壁进行离子注入，以于所述掩膜结构307两侧形成掺杂侧壁310，所述掺杂侧壁310之间具有非掺杂的掩膜凸块309，其中，所述掺杂侧壁310对所述离子阻隔层304的刻蚀选择比大于所述掩膜凸块309对所述离子阻隔层304的刻蚀选择比；

s4：基于所述第一开口308对s3步骤所得结构进行第一次刻蚀，所述第一次刻蚀至少移除所述离子阻隔层304的所述第一部位以及位于所述第一部位下的所述半导体衬底301，以于所述半导体衬底301中形成预沟槽311；同时去除位于相邻所述掺杂侧壁310之间的所述掩膜凸块309，以于所述掺杂侧壁310之间形成第二开口314；其中，所述第二开口314暴露出所述离子阻隔层304的第二部位；

s5：基于所述预沟槽311和所述第二开口314对s4步骤所得结构进行第二次刻蚀，所述第二次刻蚀至少移除所述离子阻隔层304的所述第二部位以及位于所述第二部位下的所述半导体衬底301，以于所述半导体衬底301中形成第一沟槽315，其中，所述半导体衬底301对应于所述预沟槽311的部位形成为第二沟槽，所述第二沟槽的深度不同于所述第一沟槽的深度；以及

s6：去除所述掺杂侧壁310及所述离子阻隔层304在所述第一部位和所述第二部位以外的第三部位，以形成所述自对准沟槽。

下面请参阅图18至图26对本实施例所述形成方法进行详细说明。

如图18所示，提供一半导体衬底301，并于所述半导体衬底301上依次形成从下至上的离子阻隔层304、掩膜层305及图形化的光刻胶层306。

作为示例，如图18所示，s1步骤还包括于所述半导体衬底301及所述离子阻隔层304之间依次形成从下至上的缓冲层302及刻蚀停止层303的步骤。

具体的，所述半导体衬底301的材质包含硅(si)层；采用高温氧化工艺于所述半导体衬底301上形成缓冲层302，所述缓冲层302的材质包含二氧化硅(sio2)层，所述缓冲层302的厚度范围介于3nm～15nm；采用高温炉管沉积或化学气相沉积工艺于所述缓冲层302上形成刻蚀停止层303，所述刻蚀停止层303的材质包含氮化硅(sin)层，所述刻蚀停止层303的厚度范围介于30nm～150nm；采用化学气相沉积工艺于所述刻蚀停止层303上形成离子阻隔层304，所述离子阻隔层304的材质包含二氧化硅(sio2)层，所述离子阻隔层304的厚度范围介于30nm～100nm；采用化学气相沉积工艺于所述离子阻隔层304上形成掩膜层305，所述掩膜层305的材质包含碳(c)层，所述掩膜层305的厚度范围介于20nm～200nm。

如图18和图19所示，利用所述图形化的光刻胶层306对所述掩膜层305进行刻蚀，以形成位于所述离子阻隔层304上的复数个掩膜结构307，相邻所述掩膜结构307之间具有第一开口308，所述第一开口308暴露出所述离子阻隔层304的第一部位。

作为示例，形成所述掩膜结构307的方法包括：于所述掩膜层305上旋涂光刻胶，并通过掩膜版对所述光刻胶进行图形化，之后利用图形化的光刻胶306对所述掩膜层305进行刻蚀，以形成所述掩膜结构307。需要注意的是，所述第一开口308的宽度d即为后续形成的所述第二沟槽的宽度，故在制作过程中，所述第一开口308的宽度d可根据实际需要确定。

如图20所示，对所述掩膜结构307的侧壁进行离子注入，以于所述掩膜结构307两侧形成掺杂侧壁310，所述掺杂侧壁310之间具有非掺杂的掩膜凸块309，其中，所述掺杂侧壁310对所述离子阻隔层304的刻蚀选择比大于所述掩膜凸块309对所述离子阻隔层304的刻蚀选择比。

需要注意的是，所述掩膜凸块309的宽度即为后续形成的所述第一沟槽315的宽度，故在制作过程中，所述掩膜凸块309的宽度可根据实际需要确定，从而根据所述掩膜凸块309的宽度确定所述掺杂侧壁310的宽度，进而确定离子注入的能量和剂量。

作为示例，采用倾斜角度离子注入工艺对所述掩膜结构307的侧壁进行离子注入。

具体的，所述倾斜角度离子注入工艺的倾斜角度与所述掩膜结构307的厚度正相关，与所述第一开口308的宽度d负相关；也就是说，所述掩膜结构307越厚，采用倾斜角度离子注入工艺时的倾斜角度越大；所述第一开口308越宽，采用倾斜角度离子注入工艺时的倾斜角度越小。故在实际制作过程中，需要综合考虑所述掩膜结构307的厚度及所述第一开口308的宽度d，进而确定所述倾斜角度。优选地，在本实施例中，所述倾斜角度离子注入工艺的倾斜角度θ范围介于10度～80度，所述倾斜角度θ是相对于垂直所述半导体衬底301的上表面的正向离子注入方向的角度偏斜。

作为示例，所述离子注入的注入气体选自于由乙硼烷和三氟化硼所构成群组的其中之一；其中，所述掺杂侧壁310中硼的原子百分比介于5atom％～25atom％，即掺杂侧壁210中硼原子的个数占所有原子总数的百分比为5％～25％。

作为示例，所述掩膜凸块309的材质包含碳，所述掺杂侧壁310的材质异于所述掩膜凸块309的材质，包含硼；所述掺杂侧壁310对所述离子阻隔层304的刻蚀选择比介于20～30，所述掩膜凸块309对所述离子阻隔层304的刻蚀选择比介于10～15，以使在s4步骤和s5步骤后所述掺杂侧壁310仍残留于所述半导体衬底301上，s4步骤后所述掺杂侧壁310的残留高度大于等于s3步骤后所述掺杂侧壁310的形成高度的二分之一。

如图21至图25所示，基于所述第一开口308对s3步骤所得结构进行第一次刻蚀，所述第一次刻蚀至少移除所述离子阻隔层304的所述第一部位以及位于所述第一部位下的所述半导体衬底301，以于所述半导体衬底301中形成预沟槽311；同时去除位于相邻所述掺杂侧壁310之间的所述掩膜凸块309，以于所述掺杂侧壁310之间形成第二开口314；其中，所述第二开口314暴露出所述离子阻隔层304的第二部位。

需要注意的是，本实施例利用在相同的刻蚀条件下，所述掩膜凸块309的刻蚀速率大于所述掺杂侧壁310的刻蚀速率，以于相邻所述掺杂侧壁310之间形成第二开口314，即通过第二开口314定义所述第一沟槽315的刻蚀窗口，实现自对准。

作为示例，如图21所示，通过所述第一次刻蚀于所述半导体衬底301中形成所述第二沟槽，同时去除位于相邻所述掺杂侧壁310之间的部分所述掩膜凸块309；其中，所述第二沟槽的深度等于所述预沟槽311的深度。也就是说，本实施例是直接通过所述第一次刻蚀于所述半导体衬底301中形成所述第二沟槽，同时于相邻所述掺杂侧壁310之间保留部分所述掩膜凸块309。

作为示例，如图22所示，所述形成方法还包括：在s4步骤和s4-1步骤之间的s4-1-1：去除部分所述掺杂侧壁310，使保留的所述掺杂侧壁310的高度等于保留的所述掩膜凸块309的高度。

具体的，通过化学机械研磨工艺对所述掺杂侧壁310进行表面平坦化处理，以使保留的所述掺杂侧壁310的高度等于保留的所述掩膜凸块309的高度。

作为示例，如图23至图25所示，所述形成方法还包括：所述第一次刻蚀和所述第二次刻蚀为非连续实施，在s4步骤和s5步骤之间的s4-1：于所述第二沟槽内形成填充层313，并去除位于相邻所述掺杂侧壁310之间的部分所述掩膜凸块309，以暴露所述离子阻隔层304的第二部位。

具体的，如图23和图24所示，形成所述填充层313的方法包括：采用化学气相沉积工艺于所述第二沟槽内、所述掺杂侧壁310及所述掩膜凸块309上形成填充材料层312，并采用化学机械研磨工艺对所述填充材料层312进行表面平坦化处理，暴露出所述掩膜凸块309，形成所述填充层313。所述填充层313的材质包含绝缘材料；优选地，在本实施例中，所述绝缘材料的材质包含二氧化硅(sio2)层；即填充有二氧化硅(sio2)层的第二沟槽作为半导体器件的隔离结构。当然，所述填充层313的材质还可以根据实际需要，选取其它材质的材料，以形成半导体器件中的其它结构。

如图26所示，基于所述预沟槽311和所述第二开口314对s4步骤所得结构进行第二次刻蚀，所述第二次刻蚀至少移除所述离子阻隔层304的所述第二部位以及位于所述第二部位下的所述半导体衬底301，以于所述半导体衬底301中形成第一沟槽315，其中，所述半导体衬底301对应于所述预沟槽311的部位形成为第二沟槽。

作为示例，采用干法刻蚀工艺形成所述第一沟槽315，其中，所述第二沟槽的深度大于所述第一沟槽315的深度。优选地，在本实施例中，所述第一沟槽315的深度h1范围介于100nm～300nm，所述第二沟槽的深度h2范围介于200nm～300nm。

需要说明的是，在后续半导体器件的制作过程中，可根据实际需要，对所述第一沟槽315进行相应材料的填充，以实现其相应功能，如凹槽栅等。

如图27所示，去除所述掺杂侧壁310及所述离子阻隔层304在所述第一部位和所述第二部位以外的第三部位，以形成所述自对准沟槽。

作为示例，如图27所示，本实施例还包括去除所述离子阻隔层304上方及侧壁处的填充层313的步骤。

通过上述形成方法制备的所述自对准沟槽结构如图27所示，所述自对准沟槽包括：

半导体衬底301；以及

形成于所述半导体衬底301中的第一沟槽315和第二沟槽，其中，所述第二沟槽的深度大于所述第一沟槽315的深度；以及

形成于所述第二沟槽内的填充层313。

作为示例，如图27所示，所述自对准沟槽还包括：形成于所述半导体衬底301上的缓冲层302及刻蚀停止层303。

具体的，所述半导体衬底301的材质包含硅(si)层；所述缓冲层302的材质包含二氧化硅(sio2)层，所述缓冲层302的厚度范围介于3nm～15nm；所述刻蚀停止层303的材质包含氮化硅(sin)层，所述刻蚀停止层303的厚度范围介于30nm～150nm；所述填充层313的材质包含二氧化硅(sio2)层，所述填充层313的厚度范围介于200nm～300nm。

具体的，所述第一沟槽315和所述第二沟槽相互间隔排列，所述第一沟槽315的深度h1范围介于100nm～300nm，所述第二沟槽的深度h2范围介于200nm～300nm。

实施例三

如图28所示，本实施例所述形成方法与实施例二所述形成方法的区别在于所述第一沟槽315的深度不同，在本实施例中，所述第一沟槽315的深度大于所述第二沟槽的深度。

作为示例，所述第一沟槽和所述第二沟槽相互间隔排列，所述第一沟槽的深度h1范围介于200nm～400nm，所述第二沟槽的深度h2范围介于200nm～300nm。

在实施例二和实施例三中，由于第一沟槽和第二沟槽均是单独一次性形成，故在形成所述第一沟槽时，可通过调节所述掩膜层的厚度，实现增加所述第一沟槽深度的可调节性，即可根据实际需要对所述第一沟槽的深度进行调整；结合实施例二和实施例三可知，本发明所述第一沟槽的深度可调节范围为100nm～400nm。

综上所述，本发明的自对准沟槽的形成方法，具有以下有益效果：

本发明所述形成方法通过对所述掩膜结构的侧壁进行离子注入，使所述掺杂侧壁对离子阻隔层的刻蚀选择比大于掩膜凸块对离子阻隔层的刻蚀选择比，通过使用一次掩膜版即可实现不同深度沟槽的制备，即通过掩膜版实现第二沟槽的制备，通过掺杂侧壁进行自对准，实现第一沟槽的制备，简化了工艺步骤的同时还降低了生产成本。

本发明所述形成方法还可通过对掩膜层厚度的选择，增加了第一沟槽深度的可调节性，扩大了应用范围。

所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。