具有栓塞的半导体器件的制作方法

技术领域

本发明涉及半导体技术领域，特别涉及一种具有栓塞的半导体器件。

背景技术：

目前，在半导体存储器组件中，通常采用在两个金属层之间形成栓塞结构的方式实现两金属层之间的电连接。由于金属钨具有良好的阶梯覆盖和缝隙填充性能，因此常采用化学气相沉积钨的方式形成栓塞。

栓塞的形成质量对器件的性能影响很大，如果栓塞形成质量较差，会使得互连电阻增大，影响器件的性能。然而，随着工艺节点的不断缩小，用于形成栓塞的孔洞开口的深宽比也相应提高，因此容易导致通过化学气相沉积的钨难以均匀进入到孔洞底部，容易在孔洞开口的侧壁表面形成堆积，导致沉积到孔洞中的钨在未完全填充满孔洞时就在开口处过早闭合，进而使形成的栓塞内部形成空隙，从而导致所形成的栓塞性能不良。进一步的，在后续通过化学机械研磨或者刻蚀工艺去除多余的钨金属时，会使得栓塞中的空洞或缝隙暴露在外，导致形成的栓塞中出现空隙缺陷，影响器件后续连接的可靠性。在现有技术中，常采用在化学气相沉积过程中降低温度、调节压力以及气流等参数来减少空洞或缝隙的产生，但是在这样的环境下沉积生成的钨栓塞电阻过高，不利于金属层之间的导通。

在背景技术中公开的上述信息仅用于加强对本发明的背景的理解，因此其可能包含没有形成为本领域普通技术人员所知晓的现有技术的信息。

技术实现要素：

有鉴于此，本申请实施例希望提供一种具有栓塞的半导体器件，以至少解决现有技术中存在的问题。

本申请实施例的技术方案是这样实现的，根据本申请的一个实施例，提供一种具有栓塞的半导体器件，包括：

衬底；

介质层，形成于所述衬底的表面，所述介质层具有连通至所述衬底表面的孔洞以及第一平坦面，所述孔洞的开口暴露于所述第一平坦面；

导电栓塞，填充在所述孔洞中，所述导电栓塞为由第一导电层构成的均质实心体，所述导电栓塞具有第二平坦面，所述第二平坦面无凹陷且填满所述孔洞的所述开口，所述第二平坦面与所述第一平坦面在同一平面；

阻挡层，设置在所述孔洞表面与所述导电栓塞之间，所述阻挡层用于阻挡所述第一导电层的材料向所述衬底和所述介质层扩散；以及

第二导电层，设置于所述衬底在所述孔洞底部的表面与在所述孔洞底部的所述阻挡层之间；

其中，所述阻挡层具有环缘，显露于所述孔洞的所述开口中且在所述第一平坦面与所述第二平坦面之间，所述第二平坦面经由所述环缘与所述第一平坦面形成在一连续表面中。

在一些实施例中，所述介质层通过化学气相沉积工艺或物理气相沉积工艺形成在所述衬底表面。

在一些实施例中，所述孔洞通过各向异性的干法刻蚀工艺形成在所述介质层中。

在一些实施例中，所述第一导电层的材料包含钨、铜、铝和多晶硅中的一种或多种组合。

在一些实施例中，所述阻挡层通过化学气相沉积工艺，物理气相沉积工艺或原子层沉积工艺形成在所述孔洞表面。

在一些实施例中，所述阻挡层的材料包含氮化钨,钛和氮化钛中的一种或多种组合。

在一些实施例中，所述第二导电层的材料包含硅化钛、硅化锆、硅化钽、硅化钴和硅化镍中的一种或多种组合。

在一些实施例中，所述介质层的材料包含氧化硅、氮化硅和氮氧化硅中的一种或多种组合。

本发明由于采用以上技术方案，其具有以下优点：1、本发明由于改变了孔洞开口端处的口径尺寸和形状，减小了孔洞的深宽比，因此使得后续沉积的第一导电层的材料易于进入到孔洞内部，使形成的导电栓塞内部均匀致密，而且由于开口端面处平行于衬底表面方向的尺寸扩大，使得第一导电层的材料在靠近开口端的侧壁表面不易发生堆积，开口端也不会过早的发生闭合问题，从而能够抑制所形成的第一导电层内产生较大的空隙，使得所形成的第一导电层致密均匀、电性能稳定。2、由于孔洞的开口端被扩大，因此在开口端形成堆积现象的时间延长，填充到孔洞中的第一导电层的材料更多，进而使得堆积在开口端的第一导电层的材料在发生闭合时的位置上移，即空隙形成的位置上移到开口端上端，部分超出介质层表面，因此在后续的化学机械研磨过程中能够去除更少的介质层和第一导电层从而形成表面平齐的导电栓塞，节省成本且提高了生产效率。3、由于本发明的导电栓塞中不含有空隙，因此能够保持第一导电层的低电阻，降低接触电阻并增加读/写速度，同时降低化学气相沉积的温度、压力和流量。4、本发明方法形成的导电栓塞具有无空隙、电阻低、可靠性高等优点。

上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。

附图说明

在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。

图1为本发明的栓塞形成方法的流程图；

图2为本发明的在衬底上形成介质层的结构示意图；

图3为本发明的孔洞开口端的倒角的结构示意图；

图4为本发明的第一导电层沉积的结构示意图；

图5为本发明的导电栓塞的结构示意图；

图6为本发明的第二导电层的沉积过程示意图；

图7为本发明的第二导电层沉积的结构示意图；

图8为本发明的阻挡层沉积的结构示意图；

图9为本发明的半导体器件的结构示意图。

附图标记：

1-衬底；2-介质层；21-保留层部；22-牺牲层部；23-第一平坦面；3-孔洞；31-开口端；4-第一导电层；41-栓塞部；42-空隙；43-空隙的下端部；44-空隙的上端部；5-导电栓塞；51-第二平坦面；6-阻挡层；7-第二导电层。

具体实施方式

在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。

在本发明的描述中，需要理解的是，术语"中心"、"纵向"、"横向"、"长度"、"宽度"、"厚度"、"上"、"下"、"前"、"后"、"左"、"右"、"坚直"、"水平"、"顶"、"底"、"内"、"外"、"顺时针"、"逆时针"等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语"第一"、"第二"仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有"第一"、"第二"的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的描述中，"多个"的含义是两个或两个以上，除非另有明确具体的限定。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语"安装"、"相连"、"连接"应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接:可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征之"上"或之"下"可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征"之上"、"上方"和"上面"包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征"之下"、"下方"和"下面"包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。

下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。

如图1所示，本实施例提供了一种栓塞形成方法，具体包括以下步骤：

提供半导体衬底1，在半导体衬底1表面形成介质层2，在介质层2上形成连通衬底1上表面的孔洞3(如图2所示)，介质层2包括保留层部21和牺牲层部22；其中，保留层部21是介质层2下部，牺牲层部22是介质层2上部，保留层部21和牺牲层部22共同构成介质层2，且两者为介质层2本体并非物理可见层，为了便于区别描述从而将介质层2上部需要被去除部分命名为牺牲层部22，而将介质层2未被去除部分命名为保留层部21。

扩大孔洞3的开口端31处的口径，增大开口尺寸，而孔洞3内部的口径尺寸不变，以减小孔洞3在开口端31处的深宽比，孔洞3的开口端31处形成扩孔斜面(如图3所示)，扩孔斜面的深度小于牺牲层部22的厚度；

如图4所示，形成第一导电层4在介质层2的上表面，並且第一导电层4包括栓塞部41，栓塞部41填充在孔洞3中，栓塞部41内具有空隙42，空隙42沿孔洞3长度方向延伸，空隙42的下端部43不超过牺牲层部22的厚度界定范围，空隙42的上端部44不超过第一导电层4的形成表面；

如图5所示，移除牺牲层部22，以同时去除空隙42和部分第一导电层4，直至暴露出表面平齐的导电栓塞5在保留层部21的厚度界定范围。

在一些实施例中，扩大开口端31处的口径的工艺可采用溅射工艺或原位灰化工艺，使扩孔斜面相对于介质层2的上表面被轰击形成第一倒角(如图3所示)，进而扩大开口端31的口径，便于后续沉积的第一导电层4的材料易于进入到孔洞3内部，使形成的导电栓塞5内部均匀致密，而且由于开口端面31处平行于衬底表面方向的尺寸扩大，即使第一导电层4的材料在靠近开口端31的侧壁表面发生堆积，开口端31也不会过早的发生闭合问题，从而能够抑制所形成的第一导电层4内产生较大的空隙。使得所形成的第一导电层致密均匀、电性能稳定。

在一个优选的实施例中，采用氩溅射工艺实现开口端31的扩大。需要说明的是，开口端31的改变方法不限于上述提到的方式，可采用现有技术中的任意方式，只要能够实现开口端31的形状和尺寸的改变即可。

在一个优选的实施例中，第一倒角的角度范围在30°～70°之间，优选为45°，此角度的第一倒角的坡度适中，能够提高沉积时第一导电层4的材料沉积速度，并且不会因为流动速度过快导致开口处的第一导电层4堆积，过早闭合开口。

在另一个优选的实施例中，第一倒角可为圆角，使第一导电层4沉积更为流畅。

在一些实施例中，在开口端31周围的介质层2表面形成第二倒角(图中未示出)，第二倒角角度不大于第一倒角的角度，使第一导电层4更顺畅填充孔洞。

需要说明的是，当衬底1上的孔洞3的开口端31开口过小时，在开口端31的第一倒角的周向通过溅射工艺或原位灰化工艺，轰击第一倒角扩张方向的介质层2表面，形成与第一倒角连接的第二倒角，优选的第二倒角角度与第一倒角角度相等，从而构成光滑的导向结构，更进一步的扩大了孔洞3的开口端31的口径，提高沉积时第一导电层4的材料沉积速度，防止材料堆积开口端31过早闭合。

在一些实施例中，在形成第一导电层4之前，沉积阻挡层6在介质层2的上表面及孔洞3的底部和侧壁，以供第一导电层4及栓塞部41在阻挡层6上的沉积形成(如图7所示)。需要说明的是，阻挡层6的材料选自于氮化钨,钛或氮化钛中的一种或多种组合。阻挡层6用于阻挡第一导电层4的材料向衬底1和介质层2中扩散，同时还能够起到与第一导电层4更好接合的目的，防止剥离的发生。

在一个优选的实施例中，第一导电层4的材料选自于金属钨，此时第一导电层4和阻挡层6之间的接合性好。需要说明的是，阻挡层6是通过气相化学沉积工艺,气相物理沉积工艺或原子层沉积形成在孔洞3的表面和介质层2的表面上的。

在一些实施例中，在形成阻挡层6之前，沉积第二导电层7的形成材料在介质层2的上表面及孔洞3的底部和侧壁(如图6所示)，并通过沉积和退火工艺在孔洞3底部暴露出的衬底1表面形成第二导电层7(如图7所示)，以供阻挡层形成6(如图8所示)；第二导电层7的材料选自于硅化钛、硅化锆、硅化钽、硅化钴与硅化镍的其中之一。

其中，第二导电层7的形成过程为：在孔洞3的开口端31的口径尺寸改变后，在孔洞3的开口端31处向孔洞3的内壁沉积Co、CoSi和Co2Si的组合物料，沉积后进行退火工艺，组合物料通过反应形成沉积于孔洞3的底部的一层组分为CoSi2的第二导电层7。

在一些实施例中，在形成第二导电层7之后进行湿法清洗工艺，去除附着于第二导电层7、孔洞3内侧壁和开口端31的表面杂质，使上述三者的表面更平滑，形貌更优良，避免影响最后形成的导电栓塞的性能。其中，湿法清洗工艺用到的清洗液位酸性清洗液。

在一些实施例中，第一导电层4通过化学气相沉积工艺形成在介质层2表面和填充在孔洞3中。第一导电层4的材料选自于钨、铜、铝或多晶硅的其中之一。

在一些实施例中，利用化学机械研磨工艺去除介质层2表面上的第一导电层4和牺牲层部22。

在一些实施例中，介质层2的材料选自于氧化物，具体选自于氧化硅、氮化硅或氮氧化硅中的一种或多种组合。

在一些实施例中，介质层2通过沉积工艺形成在衬底1表面；孔洞3通过刻蚀工艺形成在介质层2中。具体的，介质层2的形成工艺为化学气相沉积工艺或物理气相沉积工艺；孔洞3的形成工艺为各向异性的干法刻蚀工艺。

在一些实施例中，衬底1包括半导体基底、形成于半导体基底表面或半导体基底内的半导体器件、用于电连接半导体器件的导电结构、以及用于电隔离半导体器件和导电结构的绝缘层。半导体基底包括硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底。半导体器件包括晶体管，第一导电层4与晶体管电连接，实现读/写功能。

下面通过一个优选的具体实施方式说明本发明中的栓塞形成方法。

实施例

一种栓塞形成方法，包括以下步骤：

1)提供半导体衬底1，在衬底1表面通过化学气相沉积工艺形成介质层2，在介质层2上通过各向异性的干法刻蚀工艺形成暴露出衬底1上表面的孔洞3；

2)采用溅射工艺或原位灰化工艺扩大孔洞3的开口端31处的口径，相对的减小孔洞3的深宽比；

3)在孔洞3的开口端31处向孔洞3的内部沉积Co、CoSi和Co2Si的组合物料；

4)沉积后进行退火工艺，组合物料通过反应形成沉积于孔洞3的底部的一层组分为CoSi2的第二导电层7；

5)在形成第二导电层7之后进行湿法清洗工艺，去除附着于第二导电层7、孔洞3内侧壁和开口端31的表面杂质；

6)在孔洞3的侧壁和第二导电层7的上表面沉积阻挡层6；

7)形成第一导电层4在介质层2的上表面，第一导电层4包括局部填充在孔洞3中且具有空隙42的栓塞部41，空隙42位于栓塞部41的上部，空隙42为细长状且沿孔洞3的长度方向延伸，空隙42的下端部43位于靠近开口端31处，空隙42的上端部44位于超出介质层2的表面位置处；

8)利用化学机械研磨工艺去除空隙42、部分介质层2和部分第一导电层4，直至能够暴露出表面平齐的电性隔离的导电栓塞5。

如图9所示，本实施例提供了一种具有栓塞的半导体器件，包括：

一半导体衬底1；

一介质层2，形成于衬底1的表面，介质层2具有连通至衬底1表面的孔洞3以及第一平坦面23，孔洞3的开口暴露于第一平坦面23；及导电栓塞5，填充在孔洞3中，导电栓塞5为由第一导电层4构成的均质实心体，导电栓塞5具有第二平坦面51，第二平坦面51为无凹陷且填满孔洞的开口，第二平坦面51与第一平坦面23在同一平面。

在一些实施例中，在孔洞3表面与导电栓塞5之间设置有阻挡层6。

在一些实施例中，在孔洞3底部的阻挡层6和孔洞3底部表面之间设置有第二导电层7。

在一些实施例中，阻挡层6具有环缘，显露于孔洞3的开口中且在第一平坦面23与第二平坦面51之间，第二平坦面51经由环缘与第一平坦面23形成在一连续表面中。即第一平坦面23、第二平坦面51和环缘三者位于同一平面上。

在一些实施例中，扩大开口端31处的口径的工艺可采用溅射工艺或原位灰化工艺，使扩孔斜面相对于介质层2的上表面被轰击形成第一倒角(如图3所示)，进而扩大开口端31的口径，便于后续沉积的第一导电层4的材料易于进入到孔洞3内部，使形成的导电栓塞5内部均匀致密，而且由于开口端面31处平行于衬底表面方向的尺寸扩大，即使第一导电层4的材料在靠近开口端31的侧壁表面发生堆积，开口端31也不会过早的发生闭合问题，从而能够抑制所形成的第一导电层4内产生较大的空隙。使得所形成的第一导电层致密均匀、电性能稳定。

在一个优选的实施例中，第一倒角的角度范围在30°～70°之间，优选为45°，此角度的第一倒角的坡度适中，能够提高沉积时第一导电层4的材料沉积速度，并且不会因为流动速度过快导致开口处的第一导电层4堆积，过早闭合开口。

在另一个优选的实施例中，第一倒角可为圆角，使第一导电层4沉积更为流畅。

在一些实施例中，在开口端31周围的介质层2表面形成第二倒角(图中未示出)，第二倒角角度不大于第一倒角的角度，使第一导电层4更顺畅填充孔洞。

需要说明的是，当衬底1上的孔洞3的开口端31开口过小时，在开口端31的第一倒角的周向通过溅射工艺或原位灰化工艺，轰击第一倒角扩张方向的介质层2表面，形成与第一倒角连接的第二倒角，优选的第二倒角角度与第一倒角角度相等，从而构成光滑的导向结构，更进一步的扩大了孔洞3的开口端31的口径，提高沉积时第一导电层4的材料沉积速度，防止材料堆积开口端31过早闭合。

在一些实施例中，阻挡层6的材料选自于氮化钨,钛或氮化钛中的一种或多种组合。阻挡层6用于阻挡第一导电层4的材料向衬底1和介质层2中扩散，同时还能够起到与第一导电层4更好接合的目的，防止剥离的发生。

在一个优选的实施例中，阻挡层6的材料选自于钛，第一导电层4的材料选自于钨，此时第一导电层4和阻挡层6之间的接合性好。

需要说明的是，阻挡层6是通过气相化学沉积工艺，气相物理沉积工艺或原子层沉积形成在孔洞3的表面和和介质层2的表面上的。

在一些实施例中，通过沉积和退火工艺在孔洞3的底部形成第二导电层7，阻挡层6形成在第二导电层7表面；第二导电层7的材料选自于硅化钛、硅化锆、硅化钽、硅化钴与硅化镍的其中之一。

在一些实施例中，第一导电层4通过化学气相沉积工艺形成在介质层2表面和填充在孔洞3中。

在一些实施例中，第一导电层4的材料选自于金属钨。

在一些实施例中，介质层2的材料选自于氧化物，具体选自于氧化硅、氮化硅或氮氧化硅中的一种或多种组合。

在一些实施例中，介质层2通过沉积工艺形成在衬底1表面；孔洞3通过刻蚀工艺形成在介质层2中。具体的，介质层2的形成工艺为化学气相沉积工艺或物理气相沉积工艺；孔洞3的形成工艺为各向异性的干法刻蚀工艺。

在一些实施例中，衬底1包括半导体基底、形成于半导体基底表面或半导体基底内的半导体器件、用于电连接半导体器件的导电结构、以及用于电隔离半导体器件和导电结构的绝缘层。半导体基底包括硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底。半导体器件包括晶体管，第一导电层4与晶体管电连接，实现读/写功能。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。