半导体结构以及其制作方法与流程

本发明涉及一种半导体结构以及其制作方法，尤其是涉及一种具有沟槽隔离的半导体结构以及其制作方法。

背景技术：

半导体集成电路的技术随着时间不断地进步成长，每个新世代制作工艺下的产品都较前一个世代具有更小且更复杂的电路设计。在各芯片区域上的功能元件因产品革新需求而必须使其数量与密度不断地提升，当然也就使得各元件几何尺寸需越来越小。近来，垂直式装置例如垂直式存储装置被开发出以增加上述的密度。然而，为了于垂直式装置中形成高深宽比(aspect ratio)的部件仍有许多制作工艺上的问题，例如在形成高深宽比的沟槽时发生的图案弯曲问题，而必须解决这些问题来改善制作工艺良率以及装置的效能表现。

技术实现要素：

本发明提供了一种半导体结构以及其制作方法。在半导体结构中，互相平行且交替设置的多个第一沟槽隔离以及多个第二沟槽隔离通过分开的制作工艺来形成，由此避免图案弯曲问题并改善相关装置的效能表现。

本发明的一实施例提供一种半导体结构的制作方法，包括下列步骤。形成多个第一沟槽隔离，且各第一沟槽隔离的至少一部分形成于一基底中。在形成第一沟槽隔离之后，在基底中形成多个第二沟槽隔离。各第一沟槽隔离平行于各第二沟槽隔离。多个第二沟槽隔离中的一个形成于多个第一沟槽隔离中相邻的两个之间，且第一沟槽隔离之间的节距等于第二沟槽隔离之间的节距。

本发明的一实施例提供一种半导体结构。半导体结构包括一基底、多个第一沟槽隔离以及多个第二沟槽隔离。第一沟槽隔离与第二沟槽隔离设置于基底中。各第一沟槽隔离平行于各第二沟槽隔离。多个第二沟槽隔离中的一个设置于多个第一沟槽隔离中相邻的两个之间，且第一沟槽隔离之间的节距等于第二沟槽隔离之间的节距。第一沟槽隔离的材料不同于第二沟槽隔离的材料。

在本发明的半导体结构以及其制作方法中，第二沟槽隔离是于第一沟槽隔离形成的步骤之后形成，且第一沟槽隔离可用以当作形成第二沟槽隔离的步骤中的支撑结构。故可避免于形成第一沟槽隔离以及形成第二沟槽隔离的制作工艺中发生图案弯曲的问题，而制作工艺良率以及装置的效能表现可因此而获得改善。

附图说明

图1至图4为本发明第一实施例的半导体结构的制作方法示意图，其中

图2为图1之后的状况示意图；

图3为图2之后的状况示意图；

图4为图3之后的状况示意图。

图5至图7为本发明第二实施例的半导体结构的制作方法示意图，其中

图6为图5之后的状况示意图；

图7为图6之后的状况示意图。

图8至图10为本发明第三实施例的半导体结构的制作方法示意图，其中

图9为图8之后的状况示意图；

图10为图9之后的状况示意图。

图11至图13为本发明第四实施例的半导体结构的制作方法示意图，其中

图12为图11之后的状况示意图；

图13为图12之后的状况示意图。

主要元件符号说明

10 基底

20 绝缘层

30 掩模层

41 第一沟槽隔离

41A 第一衬层

41B 第一填隙材料

42 第二沟槽隔离

42A 第二衬层

42B 第二填隙材料

42C 第一阻障层

43 第三沟槽隔离

43A 第三衬层

43B 第三填隙材料

43C 第二阻障层

44 第四沟槽隔离

44A 第四衬层

44B 第四填隙材料

50 衬掩模层

50S 侧壁间隙壁

60 图案化光致抗蚀剂层

101-103 半导体结构

D1 第一方向

D2 第二方向

D3 垂直方向

P1 第一节距

P2 第二节距

P3 第三节距

TR1 第一沟槽

TR2 第二沟槽

TR3 第三沟槽

TR4 第四沟槽

W1 第一宽度

W2 第二宽度

W3 第三宽度

W4 第四宽度

具体实施方式

请参阅图1至图4。图1至图4所绘示为本发明第一实施例的半导体结构的制作方法示意图。本实施例的半导体结构的制作方法示意图包括下列步骤。如图1与图2所示，形成多个第一沟槽隔离41，且各第一沟槽隔离41的至少一部分形成于一基底10中。形成第一沟槽隔离41的方法可包括但并不限于下列步骤。一掩模层30可形成于基底10上，且一绝缘层20可选择性地形成于掩模层30与基底10之间。基底10可包括一半导体基底例如一硅基底、一外延基底、一碳化硅基底或一绝缘层覆硅(silicon-on-insulator，SOI)基底，但并不以此为限。绝缘层20可包括氧化硅、氮化硅、氮氧化硅或其他适合的绝缘材料。掩模层30可包括金属掩模层或非金属掩模层。接着，可通过一图案化制作工艺例如光刻制作工艺(photolithography process)以及蚀刻制作工艺来形成多个第一沟槽TR1，但并不以此为限。各第一沟槽TR1可贯穿掩模层30与绝缘层20，且各第一沟槽TR1向下延伸至基底10中。此外，各第一沟槽TR1可沿一第一方向D1延伸，且多个第一沟槽TR1可沿一第二方向D2上重复排列。第二方向D2可大体上与第一方向D1互相垂直，但并不以此为限。在一些实施例中，多个第一沟槽TR1可分别具有相同的宽度，且两个紧接相邻的第一沟槽TR1之间的间隔宽度可为一特定值或/及一固定值。换句话说，多个第一沟槽TR1可以一特定大小的节距(pitch)沿第二方向D2上重复排列。一第一衬层41A可共形地(conformally)形成于第一沟槽TR1的表面上以及掩模层30上，且第一沟槽TR1可被一第一填隙(gap-filling)材料41B填满。可进行一移除制作工艺，例如一化学机械研磨制作工艺，用以移除第一沟槽TR1之外的第一衬层41A以及第一填隙材料41B。换句话说，各第一沟槽隔离41是形成于一个第一沟槽TR1中，且各第一沟槽隔离41可包括第一衬层41A以及第一填隙材料41B。在一些实施例中，第一衬层41A可包括氧化物或其他适合的绝缘材料，而第一填隙材料41B可包括旋涂式介电(spin on dielectric，SOD)材料、以化学气相沉积(chemical vapor deposition，CVD)制作工艺所形成的绝缘材料或者以其他制作工艺形成的其他适合的绝缘材料。上述的SOD材料可包括氧化硅、聚硅氮烷(polysilazane)或其他适合的材料。上述以CVD制作工艺所形成的绝缘材料可包括氧化硅、基于氧化硅的材料或其他适合的材料。

如图2所示，各第一沟槽隔离41可沿第一方向D1延伸，且多个第一沟槽隔离41可沿第二方向D2上重复排列。在一些实施例中，各第一沟槽隔离41可于第二方向D2上具有相同的宽度，且两个紧接相邻的第一沟槽隔离41之间的间隔宽度可为一特定值或/及一固定值。换句话说，多个第一沟槽隔离41可以一第一节距P1沿第二方向D2上重复排列，但并不以此为限。

如图3与图4所示，在形成第一沟槽隔离41的步骤之后，可于基底10中形成多个第二沟槽隔离42。形成第二沟槽隔离42的方法可包括但并不限于下列步骤。可进行一图案化制作工艺例如光刻制作工艺以及蚀刻制作工艺来形成多个第二沟槽TR2，但并不以此为限。各第二沟槽TR2可贯穿掩模层30以及绝缘层20，且各第二沟槽TR2向下延伸至基底10中。此外，各第二沟槽TR2可沿第一方向D1延伸，且多个第二沟槽TR2可沿第二方向D2上重复排列。换句话说，各第二沟槽TR2可与各第一沟槽TR1互相平行，但并不以此为限。多个第二沟槽TR2中的至少一个形成于在第二方向D2上两个紧接相邻的第一沟槽TR1之间。在一些实施例中，多个第二沟槽TR2可分别具有相同的宽度，且两个紧接相邻的第二沟槽TR2之间的间隔宽度可为一特定值或/及一固定值。换句话说，多个第二沟槽TR2可以一特定大小的节距沿第二方向D2上重复排列。一第二衬层42A可共形地形成于第二沟槽TR2的表面上以及掩模层30上，且第二沟槽TR2可被一第二填隙材料42B填满。可进行一移除制作工艺，例如一化学机械研磨制作工艺，用以移除第二沟槽TR2之外的第二衬层42A以及第二填隙材料42B。换句话说，各第二沟槽隔离42是形成于一个第二沟槽TR2中，且各第二沟槽隔离42可包括第二衬层42A以及第二填隙材料42B。在一些实施例中，第二衬层42A可包括氧化物或其他适合的绝缘材料，而第二填隙材料42B可包括旋涂式介电材料、以化学气相沉积制作工艺所形成的绝缘材料或者以其他制作工艺形成的其他适合的绝缘材料。第一沟槽隔离41以及第二沟槽隔离42可由分开的制作工艺分别形成，故第二填隙材料42B可与第一填隙材料41B相同或不同。

在一些实施例中，各第二沟槽隔离42可沿第一方向D1延伸，且多个第二沟槽隔离42可沿第二方向D2上重复排列。在一些实施例中，各第二沟槽隔离42可于第二方向D2上具有相同的宽度(例如图4中所示的第二宽度W2)，且两个紧接相邻的第二沟槽隔离42之间的间隔宽度可为一特定值或/及一固定值。换句话说，多个第二沟槽隔离42可以一第二节距P2沿第二方向D2上重复排列，但并不以此为限。在一些实施例中，各第一沟槽隔离41可平行于各第二沟槽隔离42，且多个第二沟槽隔离42中的至少一个可形成于多个第一沟槽隔离41中在第二方向D2上紧接相邻的两个之间。换句话说，第一沟槽隔离41以及第二沟槽隔离42可沿第二方向D2上交替排列。在一些实施例中，多个第一沟槽隔离41之间的节距(例如图4中所示的第一节距P1)可大体上等于多个第二沟槽隔离42之间的节距(例如图4中所示的第二节距P2)，但并不以此为限。此外，在一些实施例中，各第一沟槽隔离41的宽度(例如图4中所示的第一宽度W1)可大体上等于各第二沟槽隔离42的宽度(例如图4中所示的第二宽度W2)，或/及各第一沟槽隔离41于一垂直方向D3上的深度可大体上等于各第二沟槽隔离42于垂直方向D3上的深度，但并不以此为限。因此，多个第一沟槽隔离41以及多个第二沟槽隔离42之间的节距(例如图4中所示的第三节距P3)可大体上等于第一节距P1的一半，但并不以此为限。在一些实施例中，第一沟槽隔离41的宽度或/及深度也可不同于第二沟槽隔离42的宽度或/及深度。

值得说明的是，第二沟槽TR2可于将第一填隙材料41B填入第一沟槽TR1中的步骤之后形成，而第一沟槽隔离41可当作支撑结构，用以避免于形成第二沟槽TR2的步骤之后发生图案弯曲问题，特别是当各第二沟槽TR2或/及各第一沟槽TR1的深宽比(aspect ratio)相对高时(例如高于8)。此外，在一些实施例中，掩模层30以及绝缘层20也可被用以移除第二沟槽TR2之外的第二填隙材料42B的移除步骤一并移除，而经由上述制作工艺步骤可形成如图4中所示的半导体结构101。如图4所示，半导体结构101可包括基底10、多个第一沟槽隔离41以及多个第二沟槽隔离42。第一沟槽隔离41与第二沟槽隔离42设置于基底10中。各第一沟槽隔离41平行于各第二沟槽隔离42。多个第二沟槽隔离42中的一个设置于多个第一沟槽隔离41中于第二方向D2上相邻的两个之间。第一沟槽隔离41之间的第一节距P1可大体上等于第二沟槽隔离42之间的第二节距P2。第一沟槽隔离41的材料可不同于第二沟槽隔离42的材料。

如图3与图4所示，在一些实施例中，制作方法可还包括于基底10中形成一第三沟槽隔离43，且第三沟槽隔离43的宽度(例如图4中所示的第三宽度W3)可大于各第一沟槽隔离41的第一宽度W1以及各第二沟槽隔离42的第二宽度W2。在一些实施例中，第三沟槽隔离43以及第二沟槽隔离42可由同一步骤形成。进一步说明，上述的第二沟槽TR2以及一第三沟槽TR3可由一图案化制作工艺同时形成，且第三沟槽隔离43可通过于第三沟槽TR3中填入第三衬层43A以及第三填隙材料43B而形成。在一些实施例中，第三沟槽隔离43的材料可与第二沟槽隔离42的材料相同，而第三沟槽隔离43的材料可不同于第一沟槽隔离41的材料，但并不以此为限。换句话说，第三衬层43A可与第二衬层42A相同，且第三填隙材料43B可与第二填隙材料42B相同，但并不以此为限。在一些实施例中，第一沟槽隔离41、第二沟槽隔离42以及第三沟槽隔离43的材料可彼此相同或不同。在一些实施例中，第三沟槽隔离43与第一沟槽隔离41可以同一步骤形成。因此，半导体结构101可还包括第三沟槽隔离43设置于基底10中，且第三沟槽隔离43的材料可不同于第一沟槽隔离41的材料或第二沟槽隔离42的材料。此外，第三沟槽隔离43于第二方向D2上的第三宽度W3可大于各第一沟槽隔离41的第一宽度W1以及各第二沟槽隔离42的第二宽度W2，且第三沟槽隔离43可与第一沟槽隔离41以及第二沟槽隔离42互相分离。半导体结构101可用以形成半导体装置，例如垂直型存储装置、金属氧化物半导体(metal-oxide-semiconductor，MOS)装置或其他适合的半导体装置。

下文将针对本发明的不同实施例进行说明，且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。

请参阅图5至图7。图5至图7所绘示为本发明第二实施例的半导体结构的制作方法示意图。如图5所示，掩模层30形成于基底10上，且第一沟槽TR1可被掩模层30定义出。如图5与图6所示，在形成第一沟槽TR1的步骤以及形成第一沟槽隔离41的步骤之后，掩模层30可被移除。在移除掩模层30之后，在该基底10上以及于自基底10与绝缘层20凸出的各第一沟槽隔离41的侧壁上形成一侧壁间隙壁50S。侧壁间隙壁50S可通过于绝缘层20上以及自绝缘层20凸出的各第一沟槽隔离41上共形地形成一衬掩模层50并对衬掩模层50进行一各向异性蚀刻制作工艺而形成，但并不以此为限。因此，为了形成具有所需大小的侧壁间隙壁50S，掩模层30的厚度必须精确地控制。如图5与图6所示，本实施例的第二沟槽TR2可由侧壁间隙壁50S定义。由于第二沟槽TR2可被侧壁间隙壁50S定义而可以自对准(self-aligned)的方式形成于两相邻的第一沟槽TR1之间，故第二沟槽TR2与跟第二沟槽TR2相邻的两个第一沟槽TR1之间的距离可被更精确地控制。此外，本实施例的第三沟槽TR3可被另一掩模层例如形成于基底10上的一图案化光致抗蚀剂层60所定义，且图案化光致抗蚀剂层60可于形成侧壁间隙壁50S的步骤之后形成，但并不以此为限。

请参阅图8至图10。图8至图10所绘示为本发明第三实施例的半导体结构102的制作方法示意图。如图8所示，本实施例的制作方法可还包括于基底10中形成一第四沟槽隔离44。在一些实施例中，第四沟槽隔离44以及第一沟槽隔离41可由同一步骤形成。进一步说明，第四沟槽隔离44可形成于一第四沟槽TR4中，且第四沟槽TR4形成于基底10中。第四沟槽TR4以及第一沟槽TR1可由同一图案化制作工艺同时形成，但并不以为限。第四沟槽隔离44可通过于第四沟槽TR4中填入第四衬层44A以及第四填隙材料44B而形成。在一些实施例中，第四沟槽隔离44的材料可与第一沟槽隔离41的材料相同，但并不以此为限。换句话说，第四衬层44A可与第一衬层41A相同，且第四填隙材料44B可与第一填隙材料41B相同，但并不以此为限。此外，第四沟槽隔离44于第二方向D2上的宽度(例如图8中所示的第四宽度W4)可与各第一沟槽隔离41的第一宽度W1相同或不同。第四沟槽隔离44与跟第四沟槽隔离44紧接相邻的一个第一沟槽隔离41之间于第二方向D2上的距离可大于两相邻的第一沟槽隔离41之间于第二方向D2上的距离。

如图9与图10所示，第二沟槽隔离42以及第三沟槽隔离43可接着形成于基底10中。在本实施例中，第三沟槽隔离43可形成于第四沟槽隔离44的一侧，且第三沟槽隔离43可直接与第四沟槽隔离44连接。进一步说明，本实施例的第三沟槽TR3可部分形成于第四沟槽隔离44中，且第三沟槽隔离43的第三衬层43A可直接接触第四沟槽隔离44的第四衬层44A或第四填隙材料44B。此外，各第二沟槽隔离42可还包括一第一阻障层42C设置于第二衬层42A与第二填隙材料42B之间，而第三沟槽隔离43可还包括一第二阻障层43C设置于第三衬层43A与第三填隙材料43B之间。第一阻障层42C以及第二阻障层43C可由同一制作工艺以及同一材料形成，例如氮化硅或其他适合的阻障材料。换句话说，第三沟槽隔离43的材料可与第二沟槽隔离42的材料相同，但并不以此为限。第二阻障层43C的材料可不同于第三填隙材料43B以及第三衬层43A的材料。因此，本实施例的半导体结构102可还包括第四沟槽隔离44设置于基底10中，且第四沟槽隔离44的材料可不同于第三沟槽隔离43的材料。因此，本实施例的半导体结构102可还包括第四沟槽隔离44设置于基底10中，且第四沟槽隔离44的材料可不同于第三沟槽隔离43的材料。第四沟槽隔离44可设置于第三沟槽隔离43的一侧，且第三沟槽隔离43直接与第四沟槽隔离44连接。第三沟槽隔离43可包括第三衬层43A、设置于第三衬层43A上的第三填隙材料43B以及设置于第三衬层43A与第三填隙材料43B之间的第二阻障层43C。设置于第三沟槽隔离43一侧的第四沟槽隔离44可用以增加第二阻障层43C与基底10中主动区之间于第二方向D2上的距离，而一些问题像是由于电子被捕捉于第二阻障层43C中所导致的热电子引致穿透击穿(hot-electron-induced punch through，HEIP)可因此被改善。在一些实施例中，可有两个或更多个第四沟槽隔离44形成于第三沟槽隔离43的不同边上，用以改善相关问题。

请参阅图11至图13。图11至图13所绘示为本发明第四实施例的半导体结构103的制作方法示意图。如图11所示，第四沟槽隔离44的第四宽度W4可不同于各第一沟槽隔离41的第一宽度W1。如图12与图13所示，各第二沟槽TR2的深度与第三沟槽TR3的深度可不同于各第一沟槽TR1的深度以及第四沟槽TR4的深度。因此，各第一沟槽隔离41的深度可不同于各第二沟槽隔离42的深度，且第四沟槽隔离44的深度可不同于第三沟槽隔离43的深度。在一些实施例中，由于第二沟槽隔离42是于形成第一沟槽隔离41的步骤之后形成，故各第二沟槽隔离42的深度可大于各第一沟槽隔离41的深度，而具有较高深宽比的第二沟槽TR2需要支撑结构来避免图案弯曲问题发生。

综上所述，在本发明的半导体结构以及其制作方法中，第二沟槽隔离是于形成第一沟槽隔离的步骤之后形成，而第一沟槽隔离可用来当作形成第二沟槽隔离的步骤中的支撑结构，由此避免于形成第二沟槽隔离的制作工艺中发生图案弯曲的问题，特别是当各第二沟槽隔离或/及各第一沟槽隔离的深宽比相对较高时。制作工艺良率以及装置的效能表现可因此而获得改善。此外，由于第一沟槽隔离以及第二沟槽隔离是由分开的制作工艺分别形成，故第一沟槽隔离的材料可不同于第二沟槽隔离的材料，且半导体结构的应用范围可因此而变广。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。