本发明主要涉及半导体开关器件，更确切地说是用于高功率应用的屏蔽栅沟槽场效应晶体管，及其相同器件的制备方法。
背景技术
微处理器和存储器件等集成电路包括多个金属-氧化物-半导体场效应晶体管(mosfet)，提供基本的开关功能，以配置逻辑栅极、数据存储和功率开关等。
对于某些特定应用来说，屏蔽栅沟槽mosfet可以提供许多独具优势的性能，因此比传统的mosfet和传统的沟槽mosfet更加适用。屏蔽栅沟槽mosfet具有很低的栅极-至-漏极电容cgd、很低的导通电阻rdson以及很高的晶体管击穿电压。对于传统的沟槽mosfet来说，形成垂直沟槽的沟槽栅极的位置，同时降低导通电阻，也会增大整体的栅极-至-漏极电容。引入屏蔽栅沟槽mosfet结构，使栅极与漂流区中的电场屏蔽起来，便解决了该问题，从而大幅降低了栅极-至-漏极电容。屏蔽栅沟槽mosfet结构还提供漂流区中较高的少数载流子浓度，为器件的击穿电压和较低的导通电阻带来额外益处。屏蔽栅沟槽mosfet的改良性能使得该技术成为功率开关应用的绝佳选择，用于开关模式电源(smps)，通常也称为同步降压转换器(直流-直流变压器)。
rdson×qg，品质因数(fom)通常被认为是smps中mosfet性能的最重要的指标之一，其中rdson是比导通电阻，qg是栅极电荷。通常要求很高的闭锁电压(bv)和很低的导通状态电阻(rdson)。另外，目前的计算应用需要功率mosfet在很高的开关频率下运行。因此，必须研发出可以在高速下开关，具有很高的最大闭锁电压性能以及很低的导通电阻的半导体功率开关器件。
正是在这一前提下，提出了本发明的各种实施例。
技术实现要素：
为了解决以上问题，本发明的目的在于提供一种屏蔽栅沟槽场效应晶体管，其包括：
a)一个第一导电类型的衬底；
b)一个第一导电类型的外延层，位于衬底上方；
c)一个与第一导电类型相反的第二导电类型的本体区，形成在外延层上方；
d)一个形成在本体区和外延层中的沟槽，其中沟槽内衬第一电介质层；
e)一个屏蔽电极，形成在沟槽底部，其中通过第一电介质层，屏蔽电极与外延层绝缘；
f)一个栅极电极，形成在屏蔽电极上方的沟槽顶部，其中通过第一电介质层，栅极电极与外延层绝缘，通过第二电介质层，栅极电极与屏蔽电极绝缘，其中第一和第二电介质层具有相同的厚度；以及
g)一个或多个第一导电类型的源极区，形成在本体区顶面中，其中每个源极区都邻近沟槽的侧壁。
本发明的一种屏蔽栅沟槽场效应晶体管，其中沟槽具有间距小于1μm。
本发明的一种屏蔽栅沟槽场效应晶体管，其中沟槽具有间距约为0.6μm。
本发明的一种屏蔽栅沟槽场效应晶体管，其中第一或第二电介质层的厚度在10至25nm范围内。
本发明的一种屏蔽栅沟槽场效应晶体管，其中沟槽延伸到0.5微米或更小的深度。
本发明的一种屏蔽栅沟槽场效应晶体管，其中外延层的掺杂浓度在其深度上为常数。
本发明的一种屏蔽栅沟槽场效应晶体管，其中屏蔽电极与栅极电极一样宽。
本发明的一种屏蔽栅沟槽场效应晶体管，其中屏蔽电极是一个翻转的t-型端接，带有一个水平部分和一个垂直部分，栅极电极分裂成两个部分，每个部分都在屏蔽电极的水平部分上方。
本发明的一种屏蔽栅沟槽场效应晶体管，还包括一个p立柱，形成在核心晶胞中，连接到在表面上的本体区或者与核心晶胞正交。
本发明的一种屏蔽栅沟槽场效应晶体管，还包括一个源极垫，形成在本体区上方，其中源极垫电连接到一个或多个源极区，幷与栅极电极和屏蔽电极绝缘，源极垫带有到一个或多个源极区的外部接头。
本发明的一种屏蔽栅沟槽场效应晶体管，还包括一个漏极垫，位于衬底下方。
本发明的一种用于制备屏蔽栅沟槽场效应晶体管的方法，其包括：
a)在第一导电类型的衬底上方提供一个第一导电类型的外延层；
b)在外延层上方，提供第二导电类型的本体区，其中第二导电类型与第一导电类型相反；
c)在本体区和外延层中提供一个沟槽，其中沟槽内衬第一电介质层；
d)在沟槽底部提供一个屏蔽电极，其中通过第一电介质层，屏蔽电极与外延层绝缘；
e)在屏蔽电极上方的沟槽底部提供一个栅极电极，其中提供第一电介质层，栅极电极与外延层绝缘，通过第二电介质层，栅极电极与屏蔽电极绝缘，其中第一和第二电介质层具有相同的厚度；幷且
f)在本体区顶面内提供第一导电类型的一个或多个源极区，其中每个源极区都邻近沟槽的侧壁。
本发明的一种用于制备屏蔽栅沟槽场效应晶体管的方法，其中沟槽的间距小于1μm。
本发明的一种用于制备屏蔽栅沟槽场效应晶体管的方法，其中沟槽的间距小于0.6μm。
本发明的一种用于制备屏蔽栅沟槽场效应晶体管的方法，其中第一或第二电介质层的厚度在10至25nm范围内。
本发明的一种用于制备屏蔽栅沟槽场效应晶体管的方法，其中沟槽延伸到0.5微米或更小的深度。
本发明的一种用于制备屏蔽栅沟槽场效应晶体管的方法，其中外延层的掺杂浓度在其深度上为常数。
本发明的一种用于制备屏蔽栅沟槽场效应晶体管的方法，其中屏蔽电极与栅极电极一样宽。
本发明的一种用于制备屏蔽栅沟槽场效应晶体管的方法，其中屏蔽电极电极是一个翻转的t-型端接，带有一个水平部分和一个垂直部分，栅极电极分裂成两个部分，每个部分都在屏蔽电极的水平部分上方。
本发明的一种用于制备屏蔽栅沟槽场效应晶体管的方法，还包括在核心晶胞中制备一个p立柱，连接到在表面上的本体区或与核心晶胞正交。
附图说明
阅读以下详细说明并参照以下附图之后，本发明的其他特征和优势将显而易见：
图1表示一种传统的功率半导体器件的示意图。
图2表示依据本发明的各个方面，一种功率半导体器件的剖面图。
图3表示依据本发明的各个方面，另一种功率半导体器件的剖面图。
图4a-4g表示依据本发明的各个方面，制备屏蔽栅沟槽mosfet器件的方法剖面示意图。
图5a-5g表示依据本发明的各个方面，用于mosfet器件栅极沟槽中分裂栅电极的制备方法的剖面示意图。
图6表示依据本发明的各个方面，带有超级结p-立柱的功率半导体器件的一部分三维剖视图。
具体实施方式
在以下详细说明中，参照附图，构成典型实施例的一部分，经过典型实施例的说明，可以实施本发明。为了简便，在导电性或电荷载流子类型(p或n)的符号之后使用+或-通常是指半导体材料中指定类型的电荷载流子浓度的相对程度。通常来说，定义为n+材料的负电荷载流子(即电子)浓度大于n材料的负电荷载流子浓度，n材料的负电荷载流子浓度大于n-材料的负电荷载流子浓度。与之类似，p+材料的正电荷载流子(即空穴)大于p材料的正电荷载流子浓度，p材料的正电荷载流子浓度大于p-材料的正电荷载流子浓度。要注意的是，有关系的是电荷载流子浓度，而不是掺杂物。例如，金属可以重掺杂n-型掺杂物，但是如果材料也足够反掺杂p-型掺杂物，那么仍然可以具有相对很低的电荷载流子浓度。本文所用的掺杂物浓度小于1016/cm3可以称为“轻掺杂”，掺杂物浓度大于1017/cm3可以称为“重掺杂”。
引言
人们已经提出了在某些设计中将umosfet配置成功率半导体器件，以提高最大闭锁电压并降低导通状态电阻。关于高频开关性能，baliga等人发明的美国专利号为5,998,833的专利提出了一种umosfet结构，提高高频品质因数(hfom)，特此引用，以作参考。hfom定义为(rdson(qgs+qgd))-1，其中qgs和qgd表示每单位面积上的栅极-源极和栅极-漏极电荷。
图1，复制于上述’833专利中的图3，表示功率半导体器件梯度掺杂(gd)umosfet单元晶胞的剖面图。图1所示的umosfet单元晶胞100包括一个第一导电类型(例如n+)的重掺杂漏极层114、一个具有线性梯度掺杂浓度的第一导电类型的漂流层112、一个与第一导电类型(例如p)相反的第二导电类型的相对较薄的基极层116，以及一个第一导电类型(例如n+)的重掺杂源极层118。漂流层112具有线性梯度掺杂浓度，例如在漂流层112和漏极层114之间的交界面处最大的浓度大于5×1016cm-3，在1μm深处最小的浓度约为1×1016cm-3，继续均匀的水平一直到半导体功率器件100的顶面上。源极电极128b和漏极电极130位于半导体功率器件100的顶面和底面上。
条形沟槽包括一个顶部栅极电极127、一个底部沟槽-基极电极(或屏蔽)电极128a以及一个绝缘区125。沟槽侧壁120a到屏蔽电极128a之间的绝缘区125的厚度(t1)大于沟槽侧壁120a到栅极电极127之间的厚度(t2)。’883专利是指利用从顶部栅极电极127分离出来的底部屏蔽电极128a，代替传统umosfet结构中占据了整个沟槽的较大的栅极电极，可以降低umosfet的栅极至漏极电容(cgd)，从而在高频操作时，减少了所需的栅极充电量和放电电流，提高了开关速度。
虽然图1所示的gd-umosfet单元晶胞100与传统的umosfet结构中的hfom相比，具有一个改良的hfom，但是当单元晶胞的间距小于1μm或小至0.6μm时，这种结构仍然面临许多挑战。首先，由于电荷平衡需要很厚的内衬氧化物，很难测量沟槽宽度。另外，由于间距很小，台面结构非常窄，因此很难有稳定的工艺。而且，由于间距很小，栅极至漏极电容(cgd)、qs(单位面积上的源极电荷)以及qg(单位面积上的栅极电荷)非常大，会影响hfom。
本发明的各个方面提出了一种具有改良高频开关性能的功率半导体器件，即使功率半导体器件的晶胞间距小于1μm或小至0.6μm。依据本发明的各个方面，功率半导体器件包括一个屏蔽栅沟槽mosfet，具有一个浅沟槽，带有一个薄氧化物内衬以及薄中间-多晶硅氧化物，在栅极和屏蔽电极之间。
实施例
图2表示依据本发明的各个方面，一半屏蔽栅沟槽mosfet的剖面示意图。随着本文所述的其他图片，所述示例的相对维度和尺寸不会影响实际维度，仅用于解释说明。
屏蔽栅沟槽mosfet200从第一导电类型的衬底202开始。衬底可以重掺杂合适的掺杂物类型。作为示例，但不作为局限，衬底可以是一个n+衬底，例如硅。衬底202用作屏蔽栅沟槽mosfet器件200的漏极。
一个第一导电类型的外延/漂流层204形成在衬底202上方。作为示例，但不作为局限，外延/漂流层204可以是n-型。外延层204和衬底202可以掺杂任意合适的n-型掺杂物类型(离子或原子)，例如磷。外延/漂流层204的掺杂浓度在其深度上相当稳定。作为示例，但不作为局限，外延/漂流层204的掺杂浓度可以在5e15cm-3至1e17cm-3范围内。第二导电类型的本体区206可以形成在外延/漂流层204上方。第二导电类型与第一导电类型相反。在一个实施例中，第一导电类型为n-型，第二导电类型为p-型。本体区206可以掺杂任意合适的p-型掺杂物类型，例如硼。
沟槽208形成在本体区206和外延/漂流层204中。沟槽208延伸到0.5微米或更小的深处。在一个实施例中，沟槽间距小于1μm。作为示例，但不作为局限，沟槽间距约为0.6μm。沟槽内衬电介质材料210，例如氧化硅。屏蔽电极212形成在沟槽208底部。作为示例，但不作为局限，屏蔽电极212可以由多晶硅或任何其他导电材料制成。通过内衬沟槽208的电介质材料210，屏蔽电极212与外延/漂流层204绝缘。如图2所示，电介质材料210在屏蔽电极212和沟槽侧壁之间的厚度为t1。栅极电极214形成在屏蔽电极212上方的沟槽208中。屏蔽电极212和栅极电极214可以由相同类型的材料或不同的材料制成。通过内衬沟槽208的电介质材料210，栅极电极214与外延/漂流层204绝缘。另外，通过中间-多晶硅电介质层205，例如氧化硅，栅极电极214与屏蔽电极212绝缘。如图2所示，电介质材料210在栅极电极214和沟槽侧壁之间的厚度为t2。另外，中间-多晶硅电介质层的厚度表示为t3。在图2所示的实施例中，屏蔽电极212与栅极电极214一样宽，使得屏蔽电极与栅极电极完全重叠。因此，可以降低栅极至漏极耦合。内衬氧化物(即电介质材料210)具有稳定的厚度，厚度t1与厚度t2相同。另外，中间多晶硅电介质层205的厚度也与t1和t2相同。在一个实施例中，内衬氧化物210的厚度(t1和t2)或中间多晶硅电介质层205的厚度(t3)在10至25nm范围内。
一个源极区216形成在沟槽208侧壁附近的本体区206中。要注意的是，图2仅表示出一个源极区216，至少还有一个在对面的沟槽侧壁附近，没有在这一半屏蔽栅沟槽mosfet200中表示出来。源极区可以重掺杂与衬底202以及外延/漂流层204相同导电类型的掺杂物。作为示例，但不作为局限，对于n+型衬底202来说，这些源极区216可以掺杂n+型。mosfet器件200的行为如下：当栅极电极214加载正向电压时，mosfet器件200接通，沿沟槽208的内壁，在源极区216和漂流/外延区204之间的本体区之内，垂直形成一个导电通道。
在本体区206上方放置一个金属垫230，用作源极衬垫，提供到屏蔽栅沟槽mosfet器件200的外部连接。源极衬垫230与栅极电极214和屏蔽电极212绝缘。另一个金属垫240形成在衬底202下方，用作漏极电极。
图3表示依据本发明的各个方面，一半屏蔽栅沟槽mosfet另一个实施例的剖面示意图。与图2所示的mosfet200类似，mosfet300包括一个衬底302、一个外延/漂流层304、一个本体区306、一个或多个源极区316、一个源极金属330以及一个漏极电极340。对于与mosfet200中一致的零件，为了简便，本说明中不再赘述。
mosfet300还包括一个沟槽308形成在本体区306和外延/漂流层304中。沟槽308延伸到0.5微米或更小的深度。在一个实施例中，沟槽间距小于1μm。作为示例，但不作为局限，沟槽间距约为0.6μm。沟槽内衬电介质材料310，例如氧化硅。t-型屏蔽电极312具有一个水平部分和一个垂直部分，形成在图3所示的沟槽308中。作为示例，但不作为局限，t-型屏蔽电极312可以由多晶硅或任意其他导电材料制成。通过内衬沟槽308的电介质材料310，t-型屏蔽电极312与外延/漂流层304绝缘。如图3所示，电介质材料310在屏蔽电极312的水平部分和沟槽侧壁之间的厚度为t1。
分裂栅极电极具有两个部分，每个都形成在屏蔽电极312的水平部分上方的沟槽308顶部中。图3表示一部分分裂栅极电极314a。通过内衬沟槽308的电介质材料310，分裂栅极电极314a与外延/漂流层304绝缘。另外，通过氧化硅等中间多晶硅电介质层305，分裂栅极电极314a与屏蔽电极312绝缘。如图3所示，电介质材料310在栅极电极214和沟槽侧壁之间的厚度为t2。另外，中间多晶硅电介质层的厚度表示为t3。在图3所示的实施例中，t-型屏蔽电极312比栅极电极314更宽，以获得更好地去耦合。如图所示，厚度t1与厚度t2相同。另外，中间多晶硅电介质层305的厚度(t3)也与t1和t2的相同。在一个实施例中，内衬氧化物310或中间多晶硅电介质层305的厚度在10至25nm范围内。
上述图1所示的gd-umosfet单元晶胞100使用厚氧化物内衬、厚中间多晶硅氧化物以及在外延层中的梯度掺杂浓度，有助于降低rdson。与原有技术不同，依据本发明的各个方面，屏蔽栅沟槽mosfet具有一个薄氧化物内衬和中间多晶硅氧化物、非梯度，例如大致均匀的外延层中的掺杂浓度，以及一个与外延/漂流层304相比相对较浅的沟槽308。作为示例，但不作为局限，衬底302和本体区306之间的交界面处，外延/漂流层304的掺杂浓度可以在标准值的5％范围内局域变化，沟槽308的深度可以在漂流外延层304整体厚度的30％至60％之间。这些性能使得上述mosfet200或300不具有电荷平衡，帮助较低的qgd或qoss(即mosfet的输出电荷)显著(即40％左右)保持在0.6μm间距。因此，栅极和漏极电极之间的电容(cgd)得到降低。虽然很高的最大闭锁电压能力必须从20-30v降至12-16v，这个闭锁电压仍然足以用于大多数应用。随着降低的闭锁电压，导通状态电阻rdson可以保持相同水平，而不会减小。要注意的是，图2所示的mosfet200或图3所示的mosfet300可以选择在核心晶胞或第三维度上包括一个p-立柱，对于需要25-30v之间的闭锁电压的器件维持电荷平衡。
图4a-4g表示依据本发明的各个方面，用于制备屏蔽栅沟槽mosfet器件的方法。虽然示意图和说明主要涉及图2所示的屏蔽栅沟槽mosfet器件，但是本领域的技术人员应理解该制备方法通过加入或省去标准的制备工艺，就可以轻松拓展到任意的屏蔽栅沟槽mosfet器件上。
屏蔽栅沟槽mosfet400的制备从第一导电类型的衬底402开始，衬底402承载着与图4a所示的衬底402相同导电类型的外延/漂流层404。作为示例，但不作为局限，衬底402可以是一个n+型衬底，例如硅晶圆。衬底402构成mosfet器件400的漏极。外延/漂流层404可以生长在衬底402上方，并且可以是一个n型外延/漂流层404。外延/漂流层404的掺杂浓度在其整个深度上相当均匀。作为示例，但不作为局限，外延/漂流层404的掺杂浓度可以由一个标准值，从5e15cm-3至1e17cm-3范围内，可以在标准值的5至10％范围内局域变化。
如图4b所示，可以通过在外延/漂流层404顶部注入掺杂物，制备第二导电类型的本体区406。作为示例，但不作为局限，本体区406可以是一个p型本体区406。可以利用离子注入然后扩散，掺杂本体区406，以获得所需的掺杂浓度。当器件接通时，本体区406用作mosfet器件源极和mosfet器件漏极之间的传导通道。
如图4c所示，在本体区406和外延/漂流层404中形成沟槽408。利用一个硬掩膜(掩膜没有表示出来)，刻蚀沟槽408到一定深度，使得沟槽408的底部位于外延/漂流层404中。在一个实施例中，刻蚀沟槽408到0.5微米或更小的深度。沟槽间距小于1μm。作为示例，但不作为局限，沟槽间距约为0.6μm。然后，沿沟槽408的侧壁，沉积或生长一个电介质层410。在一个实施例中，电介质层(即内衬氧化物)410的厚度在10至25nm范围内。
如图4d所示，屏蔽电极412可以形成在沟槽408中。作为示例，但不作为局限，屏蔽电极412可以由多晶硅或任何其他导电材料制成。虽然没有说明，但很重要的是要注意屏蔽电极412可以延伸到垂直于图4a-4g中剖面的方向上，也可以在外延/漂流层404和本体层406中垂直延伸，以便于制备外部接头。
栅极电极414可以形成在沟槽408中，电介质层(即中间多晶硅氧化物)405使栅极电极414与屏蔽电极412绝缘，如图4e所示。通过内衬沟槽408的电介质材料410，栅极电极414还与外延/漂流层404绝缘。栅极电极414和沟槽408侧壁之间的厚度，大约与屏蔽电极412和沟槽408侧壁之间的厚度相同。中间多晶硅氧化物405的厚度约与内衬氧化物410的厚度相同。作为示例，但不作为局限，中间多晶硅氧化物的厚度在10至25μm范围内。由于中间多晶硅氧化物405很薄，可以通过栅极氧化物生长工艺制备。栅极电极414可以由多晶硅或任何其他导电材料制成。虽然没有说明，但很重要的是要注意屏蔽电极412可以延伸到垂直于图4a-4g中剖面的方向上，也可以在外延/漂流层404和本体层406中垂直延伸，以便于制备外部接头。可以在栅极电极414上方制备另一个电介质层，以提供绝缘。
在一个实施例中，屏蔽电极412可以是一个t-型屏蔽电极，就像图3所示的屏蔽电极312那样，栅极电极414可以是一个分裂栅极电极，就像图3所示的栅极电极314那样。t-型屏蔽电极412包括一个水平部分和一个垂直部分。另外，分裂栅极电极414包括两部分，每一个都形成在沟槽408顶部。分裂栅极电极可以通过传统工艺，形成在t-型屏蔽电极412上方。图5a-5g表示依据本发明的各个方面，在栅极沟槽中制备分裂栅极电极用于mosfet器件的方法。
在图5a中，沟槽508形成在本体区506和外延/漂流层504中，外延/漂流层504形成在衬底502上方。要注意的是，衬底502、外延/漂流层504以及本体区506的制备工艺类似于图4a-4c所示的工艺。利用一个硬掩膜(掩膜没有表示出来)，可以刻蚀沟槽508到一定深度，使得沟槽508的底部位于外延/漂流层504内。在一个实施例中，沟槽508刻蚀到0.5微米或更小的深度。沟槽间距小于1μm。作为示例，但不作为局限，沟槽间距约为0.6μm。
然后，如图5b所示，沿沟槽508的内壁沉积或生长一个电介质层510。在一个实施例中，电介质层(即内衬氧化物)510的厚度在10至25nm范围内。在图5c中，用导电材料512a(例如多晶硅)填充沟槽508，刻蚀掉本体上方的电介质材料510。在图5d中，氧化导电材料512a顶部，形成一个场氧化层535，进行各向异性刻蚀。场氧化层535用作一个掩埋，进行各向异性刻蚀，除去未被场氧化层535覆盖的那部分导电材料512a，如图5e所示。从而形成t-型屏蔽电极512。
然后，除去t-型屏蔽电极底部上方的内衬氧化物。如图5f所示，沿沟槽508和屏蔽电极512，沉积或生长另一个电介质层510a。内衬沟槽508和屏蔽电极512的电介质层510a的厚度，与屏蔽电极512和沟槽508侧壁之间的厚度大约相同。沉积导电材料(例如多晶硅)然后回刻，形成分离栅极电极514，如图5g所示。t-型屏蔽电极512水平部分和分离栅极电极514之间的中间多晶硅氧化物厚度，与内衬氧化物510的厚度大致相同。作为示例，但不作为局限，中间多晶硅氧化物的厚度在10至25μm之间。
进行带掩膜的刻蚀(掩膜没有表示出来)，形成第一导电类型的一个或多个源极区416，如图4f所示。作为示例，但不作为局限，注入然后扩散，获得所需的掺杂浓度。源极区416形成在沟槽408侧壁附近的本体区406顶面中。作为示例，但不作为局限，源极区416可以是一个n+源极区，用于n+型衬底402。
然后，利用金属掩膜(图中没有表示出来)，在本体区406上方形成金属垫，以提供到源极区416、栅极电极414和屏蔽电极412的外部接头。如图4g所示，源极垫430提供到mosfet器件400源极区416的外部接头。源极垫430与屏蔽电极511和栅极电极513绝缘。栅极垫(图中没有表示出来)提供到栅极电极414的外部接头。屏蔽垫(图中没有表示出来)提供到屏蔽电极412的外部接头。
对于一个实施例来说，mosfet包括一个p-立柱，在核心晶胞或第三维度上，以维持电荷平衡，需要一个额外的工艺制备p-立柱。图6表示带有超级结p-立柱680的功率半导体器件600的三维图。p-立柱680延伸到轻掺杂n-型外延层604中，外延层604形成在较重掺杂的n-型衬底602上。在本例中，屏蔽电极612和栅极电极614形成在外延层604中的沟槽608中。通过内衬沟槽608内壁的电介质610，电极612、614与外延层604绝缘，通过中间电极电介质605，电极612和614相互绝缘。图6中的p-立柱680三维形成，并连接到本体区606，利用p+层690，本体区606与源极垫630形成欧姆接触。要注意的是，p立柱或者形成在核心晶胞结构中，或者与核心晶胞结构正交，这取决于设计优化和工艺考量。p立柱680可以在沟槽608、本体606和源极区616形成之后再制备。这需要光掩膜工艺，定义要制备p立柱的区域，然后进行一系列低和高能量硼注入。保持p立柱的制备靠近工艺的后期，将使制成p立柱之后的热周期最小化，从而减小其横向扩散。与传统的屏蔽栅沟槽mosfet的制备工艺相比，由于依据本发明的各个方面制备mosfet器件的工艺不需要深沟槽、厚内衬氧化物，也不需要hdp填充和回刻工艺，因此稳定而且更加简便。
尽管本发明关于某些较佳的版本已经做了详细的叙述，但是仍可能存在其他版本。因此，本发明的范围不应由上述说明决定，与之相反，本发明的范围应参照所附的权利要求书及其全部等效内容。任何可选件(无论首选与否)，都可与其他任何可选件(无论首选与否)组合。在以下权利要求中，除非特别声明，否则不定冠词“一个”或“一种”都指下文内容中的一个或多个项目的数量。除非用“意思是”明确指出限定功能，否则所附的权利要求书并不应认为是意义和功能的局限。权利要求书中没有进行特定功能的精确指明“意义是”的任何项目，都不应理解为美国§112,