本发明是关于一种沟槽式栅极功率金属氧化物半导体场效应晶体管(trenchmetal-oxide-semiconductorfield-effecttransistor以下简称:umosfet)。
背景技术
碳化硅(siliconcarbide,sic)由硅和碳原子的交替平面的六方晶格的结晶组成，具有比硅较宽的能带和高得多的击穿电场(criticalelectricfield)，故碳化硅元件的击穿电压(breakdownvoltage)比硅元件好得多。此外，一般碳化硅同时具有较低的空穴浓度以及较短的少数载子生命周期(minoritycarrierlifetimes)，而较短的少数载子生命周期允许碳化硅中的双极装置(bipolardevices)比可比硅更快地切换，然而不能有效改善碳化硅双极晶体管的导通电阻，同时操作上需要驱动电流是其缺点。相较之下碳化硅金属氧化物半导体场效应晶体管具有电压驱动且高频操作的优点。
请参考图1，图1显示已知技术umosfet结构100示意图，结构100包含金属层101s与101d、n型半导体基板102、n型漂移区(n-driftregion)103、p型阱(p-well)105、n型半导体层106、p型半导体层107、沟槽t、绝缘层i、栅极109。由于已知技术1的结构100设计缺陷，击穿电场会在结构100的转角b产生，故转角b(如圆形虚线处所示)的绝缘层i在关断偏压状态(off-state)时容易被击穿电场所破坏；除此之外，图1的结构100的栅极/漏极电容cgd如粗体虚线范围所示。
请参考图2，图2显示已知技术2的umosfet结构200示意图，结构200包含金属层201s与201d、n型半导体基板202、n型漂移区203、n型电流分散层(n-currentspreadlayer,n-csl)204、p型阱205、n型半导体层206、p型半导体层207、沟槽t、绝缘层i、栅极209、半导体保护层210。虽然结构200利用半导体保护层210来改善图1的转角b在关断偏压时容易被击穿电场所破坏的缺点，但结构200由于栅极端与漏极端的电容值较大，故在件切换顺向导通(conducting)与阻绝关断(blocking)状态时，需要较多的时间进行充放电；再者，其栅极/漏极电容cgd如粗体虚线范围所示，其范围在栅极209深入204的部分。
技术实现要素：
本发明的目的之一，是在提供一种umosfet结构具有半导体保护层，可用以保护umosfet结构免于被击穿电场所破坏。
本发明的目的之一，是在提供一种umosfet结构具有电流分散层，可降低umosfet结构的电阻值。
本发明的目的之一，是在提供一种umosfet结构具有栅极与分离栅极，用以减少umosfet结构的电容值，使元件在阻绝关断与顺向导通状态之间可以快速切换。
本发明提供一种umosfet的结构，结构包含：一金属层分别设置于结构的一上表面与一底面，以分别形成一源极与一漏极，以作为结构与外界连结的电极；一n型半导体基板，设置于漏极上；一n型漂移区(n-driftregion)，设置于n型半导体基板上；一n型电流分散层(n-currentspreadlayer,n-csl)，设置于n型漂移区上；一p型阱(p-well)，设置于电流分散层上；一n型半导体层，设置于p型阱上；一第一p型半导体层，相邻于n型半导体层并设置于p型阱上；一沟槽延伸通过n型半导体层、p型阱以及n型电流分散层，沟槽的底部终止于n型漂移区；一绝缘层设置于沟槽内；一分离栅极(splitgate)设置于沟槽的绝缘层中并被该绝缘层所包覆；一栅极设置于沟槽的绝缘层中且在分离栅极之上；以及一半导体保护层，设置于沟槽的底部以下，并相邻于n型漂移区，且绝缘层设置于半导体保护层之上，用以在结构关断偏压时，保护绝缘层被电场所击穿；其中，栅极与分离栅极被绝缘层所区隔出一预设间距；以及，栅极的底部深度位置深于该p型阱与该n型电流分散层的交界面。
本发明更能耐高电压，且电容值更小，使得导通偏压与关断偏压之间切换时更快速；最后又能有效保护绝缘层不被击穿电场所破坏。
附图说明
图1显示已知技术1的umosfet结构100示意图。
图2显示已知技术2的umosfet结构200示意图。
图3a显示本发明umosfet结构一实施例的侧剖面示意图。
图3b显示本发明umosfet结构一实施例的侧剖面示意图。
图3c显示本发明一实施例的结构开启切换特性图。
图3d显示本发明一实施例的结构关闭切换特性图。
图4显示图1的已知技术1、图2的已知技术2、以及本发明结构的导通偏压时的电压电流图比较图。
图5显示图1的已知技术1、图2的已知技术2、以及本发明结构的关断偏压时的电压电流图比较图
图6显示图1的已知技术1、图2的已知技术2、以及本发明结构的栅极与漏极之间电容值比较图。
图7显示图1的已知技术1、图2的已知技术2、以及本发明结构的绝缘层电场比较图。
附图标号
100、200、300a、300b结构
101s、101d、201s、201d、301s、301d金属层
102、202、302n型半导体基板
103、203、303n型漂移区
204、304n型电流分散层
105、205、305p型阱
106、206、306n型半导体层
107、207、307p型半导体层
308分离栅极
109、209、309栅极
210、310半导体保护层
t沟槽
i绝缘层
d漏极
x轴
d预设间距
b转角
具体实施方式
请参阅图3a，图3a显示本发明umosfet结构一实施例的侧剖面示意图，结构300a在一实施例中为使用于碳化硅的umosfet的结构。
结构300a包含：金属层301s与301d、n型半导体基板302、n型漂移区(n-driftregion)303、n型电流分散层(n-currentspreadlayer,n-csl)304、p型阱(p-well)305、n型半导体层306、p型半导体层307、沟槽t、绝缘层i、分离栅极(splitgate)308、栅极309、半导体保护层310。
金属层301s与301d分别设置于结构300a的上表面与底面分别形成一源极与一漏极，以作为结构300a与外界连结的电极；n型半导体基板302设置于漏极d上；n型漂移区303设置于n型半导体基板302上；n型电流分散层304设置于n型漂移区303上；p型阱305设置于电流分散层304上；一n型半导体层306设置于p型阱305上；p型半导体层307相邻于n型半导体层306并设置于p型阱305上；沟槽t向下延伸通过n型半导体层306、p型阱305、以及n型电流分散层304，最终沟槽t的底部终止于n型漂移区303。
请注意，在本实施例中，沟槽t的底部以下离子注入形成半导体保护层310，且半导体保护层310相邻于n型漂移区303，在本实施例中，分离栅极308的底面接触半导体保护层310上缘，半导体保护层310用以在结构300a关断偏压时，保护绝缘层i免于被击穿电场所破坏。另外，半导体保护层310与分离栅极308接地，避免半导体保护层310与分离栅极308漏电流产生。
请注意，半导体保护层310在一实施例中为一p型半导体层，半导体保护层310与分离栅极308接地，由于半导体保护层310与分离栅极308等电位可避免半导体保护层310与分离栅极308漏电流产生。
半导体保护层310用以在结构300a关断偏压时，保护绝缘层i免于被击穿电场所破坏。绝缘层i设置于沟槽t之内，且分别相邻于n型半导体层306、p型阱305、n型电流分散层304、n型漂移区303、以及半导体保护层310。分离栅极308设置于沟槽的绝缘层i中，以及栅极309设置于沟槽t的绝缘层中且在分离栅极308之上；其中，栅极309与分离栅极308被绝缘层i所区隔出一预设间距d；以及，栅极309的底部深度位置深于p型阱305与n型电流分散层304的交界面。在一实施例中，栅极309与分离栅极308可视为被绝缘层i所包覆。其中，绝缘层i为一半导体氧化物或半导体氮化物，分离栅极308与栅极309为一多晶硅(poly-si)所实现。
接着请参阅图3b，图3b显示本发明umosfet结构一实施例的侧剖面示意图，结构300b在一实施例中为使用于碳化硅的umosfet的结构。
同前所述，结构300b与300a的差异在于，绝缘层i设置于半导体保护层310之上，分离栅极308的底面与该半导体保护层310之间具有绝缘层i，意即，分离栅极308的底面不接触半导体保护层310上缘。
在本实施例中，n型半导体基板302、n型漂移区303、n型电流分散层304与n型半导体层306中掺杂的一n型半导体且浓度大小为：n型漂移区303<n型电流分散层304；由于，结构300b在关断偏压时，会在n型漂移区303与n型电流分散层304产生空乏区(depletionregion)，除此之外n型漂移区303为耐高压元件，故n型漂移区303的n型半导体浓度为最低。
当结构300b处于导通偏压时，此时源极s接地，漏极d接正电压，栅极309也接正电压，电子流由n型半导体层306流向漏极d，并通过n型电流分散层304使电流均匀分散，换言之，n型电流分散层304使电流流量增加，并降低结构300b的电阻值。
在此请注意，烦请同时参考图3c与图3d，图3c显示本实施例的结构开启切换特性图，图3d显示本实施例的结构关闭切换特性图。由图可以了解，除了栅极309与分离栅极308之间的电容值小于栅极309与n型电流分散层304之间的电容值；本结构300b的电容值较已知技术比较，其电容值仅有对应至栅极309超过p型阱305与n型电流分散层304的部分，故结构300b利用绝缘层i区隔栅极309与分离栅极308的方式，使结构300b使用的电容值远小于已知技术。如此一来，结构300b在顺向导通与阻绝关断切换时，其电容充电或放电速度会比已知技术来得快，此部分在图3c与图3d可以证明本发明的结构充放电速度均优于已知技术。
再者，由于分离栅极308为金属层因接地隔绝栅极309与分离栅极308之间的栅极/漏极电容cgd产生，故本发明的栅极/漏极电容cgd仅有虚框处，远小于背景技术。又因已知技术2的结构200的栅极209深入n型电流分散层204的深度大于结构300b，故其结构200的栅极/漏极电容cgd远大于结构300b。
栅极309与p型阱305之间距离(如虚框处)小于预设间距d，预设间距d为栅极309与p型阱305之间距离的二至十倍。
在关断偏压状态(blockingstate)时，此时源极s接地，漏极d接正电压，但此时漏极d电压值会远大于导通偏压(forwardconductingvoltage)时的漏极d电压值，栅极309则由正电压降低至接地；p型阱305与n型电流分散层304的表面、以及半导体保护层310、n型漂移区303、n型电流分散层304的接面快速形成空乏区，击穿电场不会在绝缘层i的表面形成，换言之，击穿电场会相较于已知技术向下移动至半导体保护层310与n型漂移区303的交界面，但由于半导体保护层310相较于绝缘层i为耐高压材料，故半导体保护层310不会被击穿电场所破坏以达到保护绝缘层i的效果。
请参考图4，图4显示图1的已知技术1、图2的已知技术2、以及本发明结构的导通偏压时的电压电流图，由电压电流可以了解本发明的导通偏压是介于已知技术1与已知技术2之间。
接着请同时参考图5，图5显示图1的已知技术1、图2的已知技术2、以及本发明结构的关断偏压时的电压电流图，承前所述，本发明结构的击穿电压值高于已知技术1与已知技术2，意即，本发明的结构在关断偏压时，比已知技术更能承受高电压。
接着请同时参考图6，图6显示图1的已知技术1、图2的已知技术2、以及本发明结构的栅极与漏极之间电容值。由图6可以了解，本发明结构的栅极与漏极之间电容值远小于已知技术1与已知技术2。
最后请参考图7，图7显示图1的已知技术1、图2的已知技术2、以及本发明结构的绝缘层电场。其中，横坐标以各结构图的绝缘层与n型漂移区的交界处为原点，往x轴沿伸的距离。同前所述，已知技术2与本发明的绝缘层电场接近0，而已知技术1的绝缘层电场则远大于本发明，故已知技术1的绝缘层会被击穿电场所破坏。
请注意，本发明的结构在一实施例中适用于碳化硅(sic)、氮化镓(gan)、以及硅至少其一的材料。
综上所述，本发明提供一个沟槽式栅极功率金属氧化物半导体场效应晶体管的结构，具有在关断偏压时较已知技术更能耐高电压；且电容值更小于已知技术，使得导通偏压与关断偏压之间切换时更快速；最后又能有效保护绝缘层不被击穿电场所破坏。故，本发明能解决已知技术的缺点。