本发明涉及半导体制造领域，尤其涉及一种闪存单元及半导体结构的制备方法。
背景技术：
闪存(flashmemory)是一种长寿命的非易失性(在断电情况下仍能保持所存储的数据信息)的存储器，由于其断电时仍能保存数据，闪存通常被用来保存设置信息，如在电脑的bios(基本程序)、pda(个人数字助理)、数码相机中保存资料等。
闪存中的浮栅的长度至关重要，其决定了闪存能够存储电荷量的多少，然而现有的形成闪存的工艺中，浮栅的长度难以控制，导致器件的性能发生改变。
技术实现要素：
本发明的目的在于提供一种闪存单元及半导体结构的制备方法，以解决现有技术中浮栅的长度难以控制等问题。
为了达到上述目的，本发明提供了一种闪存单元的制备方法，所述闪存单元的制备方法包括：
确定待形成的闪存单元中浮栅的长度范围；
提供衬底，所述衬底上依次形成有浮栅层及介质层；
刻蚀所述介质层及所述浮栅层，形成第一开口，所述第一开口暴露出所述衬底；
测量所述第一开口底部的截面宽度，并在所述第一开口中填充多晶硅材料；
去除所述介质层，形成第二开口；
根据所述浮栅的长度范围及所述第一开口底部的截面宽度选择第一侧墙的截面宽度，并在所述第二开口的侧壁形成所述第一侧墙；
以所述第一侧墙为掩膜，去除所述第二开口底部的浮栅层，形成浮栅。
可选的，所述浮栅的长度范围包括90nm～95nm。
可选的，所述第一开口底部的截面宽度包括60nm～65nm。
可选的，所述第一侧墙的截面宽度包括200埃～1000埃。
可选的，所述浮栅层及所述介质层之间还形成有控制栅层。
可选的，刻蚀所述介质层及所述浮栅层，形成第一开口，所述第一开口暴露出所述衬底包括：
刻蚀所述介质层，形成第一沟槽，所述第一沟槽暴露出所述控制栅层；
在所述第一沟槽的侧壁形成第二侧墙；
以所述第二侧墙为掩膜，刻蚀所述控制栅层，形成第二沟槽，所述第二沟槽暴露出所述浮栅层；
在所述第二沟槽及所述第一侧墙的侧壁形成第三侧墙；
以所述第三侧墙为掩膜，刻蚀所述浮栅层，形成第三沟槽，所述第三沟槽暴露出所述衬底；
在所述第三沟槽及所述第三侧墙的侧壁形成第四侧墙。
可选的，所述第三沟槽底部的截面宽度等于所述第一开口底部的截面宽度。
可选的，以所述第三侧墙为掩膜，刻蚀所述浮栅层，形成第三沟槽，所述第三沟槽暴露出所述衬底包括：
采用各项异性的刻蚀方法刻蚀部分厚度的浮栅层，
采用各项同性的刻蚀方法刻蚀剩余厚度的浮栅层，形成浮栅尖端。
可选的，在所述第一开口中填充多晶硅材料的步骤包括：
形成多晶硅材料层，所述多晶硅材料层覆盖所述介质层并填充所述第三沟槽；
平坦化所述多晶硅材料层，直至露出所述介质层。
可选的，形成所述浮栅的步骤包括：
以所述第一侧墙为掩膜，去除所述第二开口底部的浮栅层，形成所述浮栅及第四沟槽；
在所述第四沟槽及所述第一侧墙的侧壁形成第五侧墙。
可选的，所述介质层的材料包括氧化硅、氮化硅或氮氧化硅中的至少一种。
本发明还提供了一种半导体结构的制备方法，采用所述闪存单元的制备方法。
在本发明提供的闪存单元及半导体结构的制备方法中，首先确定待形成的闪存单元中浮栅的长度范围，然后再刻蚀所述介质层及所述浮栅层，形成第一开口，测量所述第一开口底部的截面宽度，并在所述第一开口中填充多晶硅材料；去除所述介质层，形成第二开口；根据所述浮栅的长度范围及所述第一开口底部的截面宽度选择第一侧墙的截面宽度，并在所述第二开口的侧壁形成所述第一侧墙，再刻蚀所述浮栅层以形成浮栅。由于将不同的闪存单元隔开而形成浮栅时，是以第一侧墙为掩膜而刻蚀所述第一侧墙底部的浮栅层，通过调整所述第一侧墙的截面宽度来调整形成的浮栅的长度，以保证形成的浮栅在其长度范围内，避免器件的性能发生改变。
附图说明
图1为本发明实施例提供的闪存单元的制备方法的流程图；
图2-图12为本发明实施例提供的使用所述闪存单元的制备方法形成的半导体结构的剖面示意图；
其中，1-衬底，2-浮栅层，3-控制栅层，4-介质层，51-第一沟槽，52-第二沟槽，53-第三沟槽，54-第二开口，61-第一侧墙，62-第二侧墙，63-第三侧墙，64-第四侧墙，65-第五侧墙。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
参阅图1，其为本实施例提供的闪存单元的制备方法的流程图，所述闪存单元的制备方法包括：
s1：确定待形成的闪存单元中浮栅的长度范围；
s2：提供衬底，所述衬底上依次形成有浮栅层及介质层；
s3：刻蚀所述介质层及所述浮栅层，形成第一开口，所述第一开口暴露出所述衬底；
s4：测量所述第一开口底部的截面宽度，并在所述第一开口中填充多晶硅材料；
s5：去除所述介质层，形成第二开口；
s6：根据所述浮栅的长度范围及所述第一开口底部的截面宽度选择第一侧墙的截面宽度，并在所述第二开口的侧壁形成所述第一侧墙；
s7：以所述第一侧墙为掩膜，去除所述第二开口底部的浮栅层，形成浮栅。
由于将不同的闪存单元隔开而形成浮栅时，是以第一侧墙为掩膜而刻蚀所述第一侧墙底部的浮栅层，通过调整所述第一侧墙的截面宽度来调整形成的浮栅的长度，以保证形成的浮栅在其长度范围内，避免器件的性能发生改变。
具体的，请参考图2至图12，其为使用所述闪存单元的制备方法形成的半导体结构的剖面示意图。接下来，将结合图2至图12对所述闪存单元的制备方法作进一步描述。
首先根据需要形成的闪存器件的参数，确定待形成的闪存单元中浮栅的长度范围，本实施例中，需要形成的浮栅的长度在90nm～95nn之间，当然，当形成的闪存器件不同时，所述浮栅的长度范围可以随之改变，在此不再一一举例说明。
请参阅图2，提供一衬底1，所述衬底1的材料优选的为硅，具体可以是单晶硅、多晶硅、绝缘体上的硅等；其也可以是锗、锗化硅、砷化镓等材料。所述衬底1上依次形成有浮栅层2、控制栅层3及介质层4，所述浮栅层2与所述控制栅层3的材料均可以是多晶硅材料，所述介质层4的材料可以是氧化硅、氮化硅、氮氧化硅、低k介质、超低k介质中的一种或几种组合。所述衬底1和所述浮栅层2之间还可以形成一绝缘层，例如是氧化硅层，用于隔离衬底1和浮栅层2，所述浮栅层2和所述控制栅层3用于在后续工艺中形成浮栅和控制栅。所述浮栅层2和所述控制栅层3之间还可以形成一隔离层，用于隔离浮栅和控制栅，所述隔离层可以为氧化物-氮化物-氧化物(ono)的复合结构层。
接下来，刻蚀所述介质层4、控制栅层3及浮栅层2直至暴露出衬底，形成第一开口，然后测量所述第一开口底部的截面宽度，本实施例中，所述第一开口底部的截面宽度在60nm～65nm之间。
具体的，请参阅图3，采用干法刻蚀刻蚀所述介质层4直至暴露出控制栅层3，形成第一沟槽51。接着，如图4所示，在所述第一沟槽51的侧壁上形成第二侧墙62，进一步，可以采用低压气相沉积的方法在所述第一沟槽51的内壁和所述介质层4上沉积一定厚度的氧化硅层，沉积后可进行快速退火，以增强侧墙的台阶覆盖性和致密性，最后刻蚀所述第一沟槽51底壁和介质层4上的氧化硅层，形成第二侧墙62。接着，请参阅图5，以所述第二侧墙62为掩膜，刻蚀所述第一沟槽51底部的控制栅层3以暴露出浮栅层2，形成第二沟槽52，如图6所示，然后再在所述第二沟槽52及所述第二侧墙62的侧壁形成第三侧墙63。接下来，请参阅图7，以所述第三侧墙63为掩膜，刻蚀所述第二沟槽52底部的浮栅层2以暴露出衬底1，形成第三沟槽53。所述第一开口包括所述第一沟槽51、第二沟槽52及第三沟槽53，并且所述第一开口底部的截面宽度即为所述第三沟槽53底部的截面宽度。形成第三沟槽53后，测量所述第三沟槽53底部的截面宽度，再在所述第三沟槽53及所述第三侧墙63的侧壁形成第四侧墙64，具体如图8所示。进一步，所述第三侧墙63、第四侧墙64的材料与形成方法均可以与所述第二侧墙62相同。
进一步，以所述第三侧墙63为掩膜，刻蚀所述浮栅层2时，可以首先采用各项异性的刻蚀方法刻蚀部分厚度的浮栅层2，使所述剩余厚度的浮栅层2的表面呈弧形，再采用各项同性的刻蚀方法刻蚀剩余厚度的浮栅层2，两步刻蚀以后，形成了浮栅尖端。
接着请参阅图9，形成多晶硅材料层，所述多晶硅材料层覆盖所述介质层4并填充所述第三沟槽53，然后对所述多晶硅材料层进行化学机械平坦化直至暴露出所述介质层4，所述第三沟槽53中保留的多晶硅层将在后续的工艺中形成字线。
请参阅图10-图12，去除所述介质层4，形成了第二开口54，所述第二开口54暴露出所述控制栅层3，为了将不同的闪存单元隔开，需要在所述第二开口54的侧壁形成第一侧墙61，再以所述第一侧墙61为掩膜，刻蚀第二开口54底部的控制栅层3及浮栅层2，以形成控制栅31和浮栅21。如图10所示，在在刻蚀所述第二开口54底部的控制栅层3和浮栅层2时，所述第一侧墙61可以保护其下方的浮栅层2不被刻蚀，即若所述第一侧墙61较厚，形成的浮栅21就较长，所述第一侧墙61较薄，形成的浮栅21较短，所以所述闪存单元中每个浮栅21的长度是可以通过所述第一侧墙61的截面宽度进行调整的。
接下来，通过所述第一开口底壁的截面宽度和待形成的闪存单元中浮栅的长度范围，选择所述第一侧墙61的截面宽度，例如，当刻蚀所述第一开口产生误差时，如将所述第一开口刻宽了，且所述第一侧墙61的截面宽度不变，则实际形成的浮栅的长度会偏短，那么可以通过所述第一开口底壁的截面宽度和待形成的闪存单元中浮栅的长度范围选择合适的较厚的第一侧墙61，以弥补第一开口中被多刻蚀掉的浮栅的长度；当所述第一开口刻窄了，实际形成的浮栅的长度会偏长，测量了所述第一开口底壁的截面宽度后，可以选择一个较薄的第一侧墙61，使所述第二开口54底部的浮栅层2被多刻掉一部分。通过所述第一开口底壁的截面宽度和待形成的闪存单元中浮栅的长度范围适应性调整所述第一侧墙61的截面宽度，可以保证后续形成的浮栅21的长度在其长度范围内，避免器件的性能改变。
最后请参阅图11，确定了所述第一侧墙61的截面宽度后，在所述第二开口54的侧壁形成所述第一侧墙61，所述第一侧墙61的截面宽度在300埃～1000埃之间。再以所述第一侧墙61为掩膜，刻蚀所述第二开口54底部的控制栅层3和浮栅层2，形成控制栅31及浮栅21。如图12所示，在所述第二开口54的侧壁及所述第一侧墙61的侧壁形成第五侧墙65，以保护所述控制栅31及浮栅21。
此外，不仅限于闪存单元，本实施例还提供了一种半导体结构的制备方法，所述半导体结构的制备方法采用和上述闪存单元制备方法一样的步骤来调节控制半导体结构中的浮栅或选择栅长度，具体步骤在此不再赘述。
综上，在本发明实施例提供的闪存单元及半导体结构的制备方法中，首先确定待形成的闪存单元中浮栅的长度范围，然后再刻蚀所述介质层及所述浮栅层，形成第一开口，测量所述第一开口底部的截面宽度，并在所述第一开口中填充多晶硅材料；去除所述介质层，形成第二开口；根据所述浮栅的长度范围及所述第一开口底部的截面宽度选择第一侧墙的截面宽度，并在所述第二开口的侧壁形成所述第一侧墙。由于将不同的闪存单元隔开而形成浮栅时，是以第一侧墙为掩膜而刻蚀所述第一侧墙底部的浮栅层，通过调整所述第一侧墙的截面宽度来调整形成的浮栅的长度，以保证形成的浮栅在其长度范围内，避免器件的性能发生改变。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。