在FINFETSRAM阵列中减少鳍片宽度以减轻低电压带位故障的方法与流程

本申请案主张申请于2017年3月8日的第62/468,809号美国临时专利申请案；申请于2017年3月10日的第62/469,774号美国临时专利申请案；及申请于2017年3月11日的第62/470,223号美国临时专利申请案的优先权。

本揭示内容系涉及半导体装置制造，且更特别的是，有关于减少鳍片宽度的方法，例如，以减轻低电压带位故障(lowvoltagestrapbitfails)。

背景技术

随着电子产品的微小化增加，越来越多诸如静态随机存取存储器(staticrandomaccessmemory；sram)位格(bitcell)阵列、逻辑装置之类的装置并入非平面鳍形场效晶体管(fin-shapedfieldeffecttransistor；finfet)。在半导体装置形成(例如，sram位格形成)即将结束的时候，例如在位线(bit-line；bl)方向及字线(wordline；wl)方向可建立由此类装置组成的阵列的终止边界。例如“带(strap)”设计的传统终止技术经设计成可使装置的位格的电气特性保有位格布局一致性及同质性。传统阵列终止的一结果包括系统性装置偏移，例如系统性带邻近效应(strapproximityeffect；spe)，其包括在该带附近的位格读取电流增加，格稳定性减少，下拉(pulldown；pd)及/或通栅(passgate；pg)阈值电压(thresholdvoltage；vt)减少，以及相邻带区位格的低电压故障计数值(lowvoltagefailcount)增加。

技术实现要素：

本揭示内容的第一方面针对一种减少集成电路(ic)中的鳍片宽度的方法，该方法包括：氧化一鳍片阵列中的至少一鳍片的一暴露部分，其中，除了该至少一鳍片的该暴露部分以外，设置一第一硬掩模于该鳍片阵列上面，且其中，该氧化减少该至少一鳍片的该暴露部分的宽度。

本揭示内容的第二方面包括一种减少集成电路(ic)中的鳍片宽度的方法，该方法包括：形成一第一硬掩模于一衬底的一鳍片阵列上面；移除该第一硬掩模的一部分以暴露该鳍片阵列中的至少一鳍片的一暴露端部，其中，该至少一鳍片的该暴露端部设置在该鳍片阵列的一带区内；氧化该至少一鳍片的该暴露端部，其中，该氧化造成该至少一鳍片的该暴露端部的一宽度的第一次减少；以及从该鳍片阵列移除该硬掩模的一其余部分。

本揭示内容的第三方面包括一种sram位格阵列结构，其包括在一衬底中的一鳍片阵列中的至少一鳍片，其中，该鳍片阵列中的该至少一鳍片的一第一部分的宽度小于该至少一鳍片的一第二部分的宽度。

从以下本揭示内容的具体实施例的更详细说明会明白本揭示内容以上及其他的特征。

附图说明

将参考下列附图详细描述本揭示内容的数个具体实施例，其中类似的元件用相同的元件符号表示，且其中：

图1的横截面图根据本揭示内容的数个具体实施例图示有一鳍片阵列的初始半导体结构的实施例，其用于减少一组鳍片在带区中的一部分的宽度。

图2的横截面图根据本揭示内容的数个具体实施例图示有一鳍片阵列的初始半导体结构的实施例，其包括减少一组鳍片在带区中的一部分的宽度。

图3的横截面图根据本揭示内容的数个具体实施例部分图示图1的初始半导体结构，其包括形成浅沟槽隔离(stis)以及减少一组鳍片在带区中的一部分的宽度。

图4的横截面图根据本揭示内容的数个具体实施例部分图示图1的初始半导体结构，其包括进一步加工以及在取代金属栅极工艺(replacementmetalgateprocess)期间于移除虚拟栅极堆栈后减少一组鳍片在带区中的一部分的宽度。

图5的上视图根据本揭示内容的数个具体实施例图示sram位格阵列的一部分。

图6根据本揭示内容的数个具体实施例图示减少一组鳍片在带区中的一部分的宽度的示范工艺，其包括步骤6a至6e。

图7根据本揭示内容的数个具体实施例图示减少一组鳍片在带区中的一部分的宽度的另一示范工艺，其包括步骤7a至7f。

图8的流程图根据本揭示内容的数个具体实施例图示在制造sram位格阵列的全过程中的示范可选的鳍片宽度减少工艺。

应注意，本揭示内容的附图未按比例绘制。附图旨在只描绘本揭示内容的典型方面，因此不应被视为限制本揭示内容的范畴。附图中，类似的元件用相同的元件符号表示。

符号说明：

200初始结构202衬底

204鳍片阵列206、208、210鳍片

212半导体基础衬底214绝缘体层

216绝缘体上覆半导体(soi)层

220、230硬掩模240、242浅沟槽隔离(sti)

250硬掩模270虚拟栅极堆栈

280、282间隔体284源极区

286漏极区288、290暴露区

292金属栅极堆栈300硬掩模

302氧化区

400sram位格阵列装置(sram阵列)

402带区410相邻带区位格

412、414边界600初始结构

602衬底604鳍片阵列

606、608、610鳍片620硬掩模

700初始结构702衬底

704鳍片阵列706、708、710鳍片

720浅沟槽隔离(sti)730第一硬掩模

s800至s816步骤w初始宽度

w2缩减宽度。

具体实施方式

在以下说明中，参考形成彼之一部分且举例图示可实施本发明教导的特定示范具体实施例的附图。充分详述这些具体实施例使得本领域技术人员能够实施本发明教导，且应了解，可使用其他具体实施例及做出改变而不脱离本发明教导的范畴。因此，以下说明仅为示范。

图1的横截面图图示半导体结构的初始结构200，其用于减少一组鳍片206、208、210在带区402(参考图5)中的一部分的厚度以减轻sram位格阵列装置400(以下称为，“sram阵列”)(参考图5)的低电压带位故障的方法。在此阶段，提供初始结构200，其包括有包括鳍片206、208、210的鳍片阵列204的衬底202。鳍片206、208、210的一端例如可设置在sram阵列400(参考图5)的鳍片阵列204的带区402(参考图5)内。鳍片206、208、210例如可只包括n个鳍片。带区402(参考图5)可包括例如sram阵列400的边缘或边界(参考图5)。在另一实施例中，鳍片206、208、210的一端可设置在sram阵列400内的任何适宜位置(参考图5)用于减少该鳍片的宽度(w)。衬底202可包括半导体基础衬底212、绝缘体层214及绝缘体上覆半导体(semiconductor-on-insulator；soi)层216。

半导体基础衬底212与soi层216可包括但不限于：硅、锗、硅锗、碳化硅、以及实质由有由公式alx1gax2inx3asy1py2ny3sby4界定的组合物的一或更多iii-v族化合物半导体组成者，在此x1、x2、x3、y1、y2、y3及y4为相对比例，各个大于或等于零且x1+x2+x3+y1+y2+y3+y4＝1(1为总相对莫耳量)。其他合适衬底包括有组合物zna1cda2seb1teb2的ii-vi族化合物半导体，在此a1、a2、b1及b2为相对比例，各个大于或等于零且a1+a2+b1+b2＝1(1为总莫耳量)。此外，各层的一部分或全部可带有应变。例如，soi层216(及/或在彼上面的外延层)可带有应变。

绝缘体层214可包括任何当前已知或以后开发供使用于soi层的电介质，例如但不限于：二氧化硅或蓝宝石。如前述，绝缘体的选择大体取决于预期应用，其中蓝宝石被使用于辐射敏感应用而氧化硅偏好用于改善效能和减少微电子装置中的短通道效应。绝缘体层214及最上面soi层216的精确厚度也随着预期应用而大不相同。

初始结构200可使用任何当前已知或以后开发的半导体制造技术形成，包括但不限于：光刻术(及/或侧壁影像转移(sidewallimagetransfer；sit))。在微影术(或“光刻术”)中，辐射敏感“阻剂(resist)”涂层形成，例如，沉积，于将会以某种方式处理的一或更多层上面，例如选择性掺杂及/或让它有转印图案。有时被称为光阻剂的阻剂本身首先通过暴露于辐射而被图案化(例如，用光蚀刻工艺(photo-etching-process；pep))，在此辐射(选择性地)通过含有图案的中介掩模或样板。结果，阻剂涂层的暴露或未暴露区域变得或多或少可溶，这取决于所用光阻剂的类型。然后，显影剂用来移除阻剂中比较可溶的区域留下带图案阻剂。然后，带图案阻剂可用作随后可选择性处理的底下诸层的掩模，例如以接受掺杂物及/或经受蚀刻。

在沉积材料时，“沉积(depositing)”可包括适用于待沉积材料的任何当前已知或未来开发的技术，包括但不限于：化学气相沉积(chemicalvapordeposition；cvd)，低压cvd(lpcvd)，电浆增强cvd(pecvd)，半大气压cvd(semi-atmospherecvd；sacvd)及高密度电浆cvd(hdpcvd)，快速热cvd(rtcvd)，超高真空cvd(uhvcvd)，有限反应处理cvd(lrpcvd)，有机金属cvd(mocvd)，溅镀沉积，离子束沉积，电子束沉积，雷射辅助沉积，热氧化，热氮化，旋涂法，物理气相沉积(physicalvapordeposition；pvd)，原子层沉积(atomiclayerdeposition；ald)，化学氧化，分子束外延(molecularbeamepitaxy；mbe)，镀覆，及/或蒸镀。

蚀刻一般指移除衬底(或形成于衬底上的结构)的材料，且常用在原处的掩模来进行，藉此可选择性地移除衬底中的某些区域的材料，同时留下衬底的其他区域中未受影响的材料。蚀刻一般有两类：(i)湿式蚀刻与(ii)干式蚀刻。湿式蚀刻用溶剂(例如，酸)进行，可选择其性能以选择性溶解给定材料(例如，氧化物)，同时留下相对完整的另一材料(例如，多晶硅)。选择性蚀刻给定材料的能力对于许多半导体工艺是基本的。湿式蚀刻一般会各向同性地蚀刻匀质材料(例如，氧化物)，但是湿式蚀刻也可各向异性地蚀刻单晶材料(例如，硅晶圆)。干式蚀刻可用电浆进行。通过调整电浆的参数，电浆系统可用数种模态操作。普通电浆蚀刻产生电中性(neutrallycharged)在晶圆的表面起反应的高能自由基。由于中性粒子从所有角度冲击晶圆，此过程为各向同性(isotropic)。离子研磨或溅镀蚀刻用大约从一个方向接近晶圆的惰性气体高能离子轰击晶圆，因此此过程有高度各向异性(anisotropic)。反应性离子蚀刻(rie)在居于溅镀、电浆蚀刻中间的条件下操作且可用来产生深窄的特征，例如sti沟槽。

尽管鳍片阵列204在图1以3个鳍片206、208、210图示，然而应了解，可形成适宜用于sram阵列400(参考图5)的任意多个鳍片。

在传统加工的此一阶段，浅沟槽隔离(shallowtrenchisolation；sti)(例如图3的stis240)会形成于鳍片206、208、210之间，例如于鳍片206、208之间及鳍片208、210之间。然后，会用传统加工形成半导体结构的其余部分，且建立sram阵列400(参考图5)的终止边界(例如，图5的边界412、414)，例如用“带”设计技术。当终止边界最终形成时，系统性带邻近效应(spe)可能发生，包括在该“带”(参考图5，带区402)附近的位格读取电流增加，格稳定性减少，较低的下拉(pd)及/或通栅(pg)阈值电压(vt)，以及相邻带位格的低电压故障计数值增加。

如图2所示，与传统加工相比，本揭示内容的一具体实施例包括第一次减少鳍片206、208、210在带区402(参考图5)的一端的宽度(w)。图2图示形成硬掩模220于包括衬底202及鳍片阵列204的初始结构200上面。硬掩模220(以虚线图示)的形成，例如可用沉积或任何其他当前已知或未来开发用于在半导体制造中形成硬掩模的技术。然后，可图案化硬掩模220(以虚线图示)以建立氧化区302(参考图4)，例如于鳍片206、208、210在带区402(参考图5)中的末端的一部分上面，同时在鳍片206、208、210的其余部分上面保持完整。例如，硬掩模220(以虚线图示)的图案化可建立鳍片206、208、210的暴露端部。例如，鳍片206、208、210可包括n个鳍片，且p个鳍片(未图示)可仍然被硬掩模220覆盖。图2图示以虚线图示的硬掩模220的其余部分，以图解说明鳍片206、208、210的末端在图案化硬掩模220(以虚线图示)后暴露的实施例。氧化区302(参考图4)可包括例如带区402(参考图5)，及/或带区402(参考图5)中包括鳍片206、208、210的一端的部分。在未图示的另一实施例中，氧化区302(参考图4)可包括sram阵列400(参考图5)中适宜用于减少鳍片宽度的任何其他区域。包括硬掩模220与鳍片206、208、210的末端的初始结构200(参考图1)可经受氧化工艺。如图2所示，该氧化工艺可减少鳍片206、208、210在氧化区302(参考图4)内的暴露端部的初始宽度w(以虚线图示)。图2图示包括初始宽度w(以虚线图示)的鳍片206、208、210被硬掩模220覆盖的区域。图2图示鳍片206、208、210的暴露端部在氧化后的缩减宽度w2。鳍片206、208、210的暴露端部的缩减宽度w2，在此该等暴露端部皆设置在sram阵列400(参考图5)的带区402(参考图5)内，例如可导致带区位晶体管的阈值电压增加，从而减少相邻带区位格(参考图5，相邻带区位格410)的低电压故障计数值。缩减宽度w2可包括使初始宽度w(以虚线图示)例如减少约0.5纳米至约1纳米。尽管未图示于图2，然而随后可用任何当前已知或以后开发的半导体制造技术移除硬掩模220的其余部分。

在形成硬掩模220(以虚线图示)之前，可选地形成第二硬掩模(未图示)于包括鳍片阵列204的衬底202上面。硬掩模230的形成，例如可用沉积或任何其他当前已知或未来开发用于在半导体制造中形成硬掩模的技术。例如用沉积及/或蚀刻，可形成第二硬掩模(未图示)以覆盖鳍片206、208、210的任何适宜部分。第二硬掩模(未图示)例如可保持完整，包括在图案化硬掩模220后在氧化区302(参考图4)内的。第二硬掩模(未图示)可防止减少鳍片206、208、210的初始鳍片宽度w，在此硬掩模覆盖鳍片，例如包括鳍片206、208、210的暴露端部的一部分。

在未图示的另一实施例中，可形成另一硬掩模于sram阵列400(参考图5)的附加组件上面，以在鳍片206、208、210的暴露端部的氧化期间保护该等组件。在未图示的一实施例中，硬掩模可位于例如位格在带区402(参考图5)中的上拉(pullup；pu)晶体管上面。

用语“掩模”可用于一层材料，其施加于底下的材料层上面且被图案化成具有数个开口，藉此可加工有开口的底下层。在加工后，可移除掩模。常见掩模材料可包括例如氮化物、氧化物、低k或高k电介质。该掩模可包括变动的厚度。

在此时，半导体结构的其余部分随后可用传统加工形成，且建立sram阵列400(参考图5)的终止边界(例如，图5的边界412、414)，例如用“带”设计技术。

如图3所示，与传统加工相比，本揭示内容的一具体实施例可包括在形成sti240、242后第二次减少鳍片206、208、210的暴露端部的宽度。在一实施例中，除了鳍片206、208、210的暴露端部的初始宽度w的第一次减少以外，如以上在说明图2时所述，可进行鳍片206、208、210的暴露端部的该宽度的第二次减少(亦即，施加于鳍片206、208、210的暴露端部的缩减宽度w2的第二次减少)。在另一实施例中，鳍片206、208、210的暴露端部的该宽度的第二次减少可以只减少鳍片206、208、210的暴露端部的宽度(亦即，施加于鳍片206、208、210的暴露端部的初始宽度w的第二次减少，以及不进行以上在说明图2时所述的第一次减少)。图3所示的实施例不进行以上在说明图2时所述的第一次减少，且第二次宽度减少施加于鳍片206、208、210的暴露端部的初始宽度w。如上述，在传统加工中，在形成初始结构200后，可各自在鳍片206、208与鳍片208、210之间形成sti240、242。虽然图示4个sti，然而应了解，可形成适宜用于sram阵列400(参考图5)的任意多个sti。尽管图示stis240大约覆盖鳍片206、208、210的半个高度，然而应了解，stis240可覆盖该等鳍片的任何适宜部分。stis240的形成可用任何当前已知或未来开发用于在半导体结构中形成sti的技术。硬掩模250(以虚线图示)可形成于初始结构200及stis240上面。硬掩模250(以虚线图示)的形成，例如，可用沉积或任何其他当前已知或未来开发用于在半导体制造中形成硬掩模的技术。然后，可图案化硬掩模250(以虚线图示)以建立氧化区302(参考图4)，例如于鳍片206、208、210的暴露端部上面，同时在鳍片阵列204的鳍片206、208、210的其余部分上面保持完整。例如，鳍片206、208、210可包括n个鳍片，且p个鳍片(未图示)可仍然被硬掩模250(以虚线图示)覆盖。图3图示以虚线图示的硬掩模250在图案化后的其余部分以图解说明鳍片206、208、210的暴露端部不被硬掩模250覆盖的实施例。氧化区302(参考图4)可包括例如带区402(参考图5)，及/或带区402(参考图5)中包括鳍片206、208、210的暴露端部的部分。在未图示的另一实施例中，氧化区302(参考图4)可包括sram阵列400(参考图5)的一鳍片阵列的3个最外面鳍片。在未图示的另一实施例中，氧化区302(参考图4)可包括sram阵列400(参考图5)中适宜用于减少鳍片宽度的任何其他区域。初始结构200、硬掩模250(以虚线图示)及包括鳍片206、208、210的暴露端部的氧化区302(参考图4)可经受氧化工艺。如图3所示，该氧化工艺可减少鳍片206、208、210的暴露端部在氧化区302(参考图4)内的初始宽度w。如图3所示，例如，stis240可覆盖鳍片206、208、210的暴露端部的一部分，且例如可防止减少该等鳍片的暴露端部的底部的初始宽度w。图3图示在氧化后包括初始宽度w(以虚线图示)的鳍片206、208、210被硬掩模250覆盖的部分以图解说明鳍片206、208、210的暴露端部的初始宽度w被减少到缩减宽度w2的实施例。

鳍片206、208、210的暴露端部的缩减宽度w2，在此鳍片206、208、210的暴露端部例如皆设置在sram阵列400(参考图5)的带区402(参考图5)内，例如可导致带区位晶体管的阈值电压增加，从而减少相邻带位格(参考图5，相邻带区位格410)的低电压故障计数值。鳍片206、208、210的暴露端部的缩减宽度w2可包括使初始宽度w例如减少约0.5纳米至约1纳米。尽管未图示于图2，硬掩模250(以虚线图示)的其余部分随后可用任何当前已知或以后开发的半导体制造技术移除。

在形成硬掩模250(以虚线图示)之前，可选地形成第二硬掩模(未图示)于初始结构200及stis240上面。该第二硬掩模(未图示)的形成，例如，可用沉积或任何其他当前已知或未来开发用于在半导体制造中形成硬掩模的技术。该第二硬掩模(未图示)例如可覆盖鳍片206、208、210的暴露端部的高度的一附加部分。例如，可形成第二硬掩模(未图示)以覆盖鳍片206、208、210的暴露端部的任何适宜部分，例如用沉积及/或平坦化。该第二硬掩模(未图示)例如在图案化硬掩模250以形成氧化区302(参考图4)后可保持完整以建立鳍片206、208、210的暴露端部。该第二硬掩模(未图示)可防止减少鳍片206、208、210的暴露端部的一部分的初始宽度w，在此该第二硬掩模覆盖该等鳍片的暴露端部。

在未图示的另一实施例中，可形成另一硬掩模于sram阵列(参考图5)的附加组件上面，以在氧化鳍片206、208、210的暴露端部期间保护该等组件。在未图示的一实施例中，硬掩模可位于例如位格在带区402(参考图5)中的上拉(pu)晶体管。

在此时，随后会用传统加工形成半导体结构的其余部分，且建立sram阵列400(参考图5)的终止边界(例如，图5的边界412、414)，例如用“带”设计技术。

例如，在形成stis240后及/或在鳍片206的宽度w的第二次减少后，可形成虚拟栅极堆栈(例如，参考图4以虚线图示的虚拟栅极堆栈270)于鳍片阵列204的一部分上面，可形成数个间隔体(例如，参考图4的间隔体280、282)，可形成源极/漏极区(例如，参考图4的源极区284和漏极区286)，可移除该虚拟栅极堆栈，进行取代金属栅极(replacementmetalgate；rmg)工艺，以及形成一介电层。该虚拟栅极堆栈(dummygatestack)的形成可用任何当前已知或未来开发用于在半导体结构中形成虚拟栅极堆栈的技术。该虚拟栅极堆栈可包括例如多晶硅，及/或适宜用于形成该虚拟栅极堆栈的任何其他材料。该等间隔体(spacer)可沿着该虚拟栅极堆栈的侧壁形成。该等间隔体的形成可用任何当前已知或未来开发用于在半导体结构中形成间隔体的技术。源极区与漏极区可通过外延成长(epitaxialgrowth)一外延层(epi-layer)，例如硅锗，从鳍片206、208、210的暴露区(例如，参考图4的暴露区288、290)形成。该源极区与该漏极区的形成可从任何当前已知或未来开发用于在半导体结构中形成源极及/或漏极区的技术。如众所周知，鳍片206、208、210的暴露区的掺杂，例如在形成时用离子植入或原位掺杂。也如众所周知，引入半导体的掺杂剂元素(dopantelement)可建立p型(受体)或者是n型(施体)传导性。硅的常见掺杂剂为用于p型的硼(b)、铟(in)；以及用于n型的磷(p)、砷(as)、锑(sb)。掺杂剂有两种：“施体(donor)”与“受体(acceptor)”。n型植入物为施体而p型者为受体。例如，可在形成源极/漏极区后移除该虚拟栅极堆栈。该虚拟栅极堆栈的移除可用任何当前已知或未来开发用于在半导体结构中移除虚拟栅极堆栈的技术。可进行根据传统技术的rmg工艺，例如，包括在间隔体之间形成金属栅极堆栈。rmg工艺可包括任何当前已知或以后开发的半导体制造技术。一介电层可形成于该结构上面。尽管已描述用于传统加工的步骤，然而应了解，传统加工可包括未描述于本文的附加步骤。

如图4所示，与传统加工相比，本揭示内容的一具体实施例更可包括：在一取代金属栅极工艺期间于移除虚拟栅极堆栈270(以虚线图示)之后，第三次减少鳍片206、208、210的暴露端部的该宽度。在一实施例中，除了鳍片206、208、210的暴露端部的该宽度的第一次减少，如以上说明图2时所述，及/或，如以上说明图3时所述，鳍片206、208、210的暴露端部的该宽度的第二次减少以外，可进行鳍片206、208、210的暴露端部的该宽度的第三次减少。在另一实施例中，鳍片206、208、210的暴露端部的该宽度的第三次减少可以只减少鳍片206、208、210的暴露端部的宽度(亦即，施加于鳍片206、208、210的暴露端部的初始宽度w的第三次减少，且不进行如以上在说明图2时所述的第一次宽度减少与如以上在说明图3时所述的第二次宽度减少)。图4图示不进行第一次宽度减少及第二次宽度减少，以及第三次宽度减少施加于鳍片206、208、210的暴露端部的初始宽度w的实施例。

图4图示使鳍片206、208、210的暴露端部的初始宽度w减少到缩减宽度w2。硬掩模(未图示)可形成于图示于图4的结构上面，其包括衬底202、鳍片阵列204、间隔体280、282、stis(未图示)等等。该硬掩模的形成，例如可用沉积或任何其他当前已知或未来开发用于在半导体制造中形成硬掩模的技术。然后，可图案化该硬掩模以建立氧化区302，例如于鳍片206、208、210的暴露端部上面，同时在鳍片阵列204的鳍片208、210的其余部分上面保持完整。例如，鳍片206、208、210可包括n个鳍片，且p个鳍片(未图示)可仍然被该硬掩模覆盖。氧化区302可包括例如带区402(参考图5)，及/或带区402(参考图5)中包括鳍片206、208、210的暴露端部的部分。在未图示的另一实施例中，氧化区302可包括在sram阵列400(参考图5)中的一鳍片阵列中的3个最外面鳍片。在未图示的另一实施例中，氧化区302可包括在sram阵列400(参考图5)中适宜用于减少鳍片宽度的任何其他区域。如图4所示，该氧化工艺可减少鳍片206、208、210在氧化区302内暴露的暴露端部的初始宽度w。尽管鳍片206、208、210在图4的实施例中完全可见，然而应了解，可存在沿着鳍片的侧面的stis(例如，参考图3的stis240)。鳍片206、208、210的暴露端部的缩减宽度w2，在此鳍片206、208、210的暴露端部例如皆设置在sram阵列400(参考图5)的带区402(参考图5)内，例如可导致带区位元晶体管的阈值电压增加，从而减少相邻带位格(参考图5，相邻带区位格410)的低电压故障计数值。鳍片206、208、210的暴露端部的缩减宽度w2可包括使初始宽度w减少例如约0.5纳米至约1纳米。在氧化工艺之后且在移除硬掩模300(未图示)的其余部分之前，包括鳍片206、208、210的暴露端部的氧化区302例如可选地暴露于氢氟酸(hydrofluoricacid；hf)以减少初始宽度w。硬掩模300(未图示)的其余部分随后可用任何当前已知或以后开发的半导体制造技术移除。尽管图示有特定个数的虚拟栅极堆栈、源极/漏极区、鳍片的暴露端部、鳍片等等，然而应了解，sram阵列400(参考图5)可加入任意多个所欲组件。

在形成硬掩模300(未图示)之前，第二硬掩模(未图示)可选地形成于鳍片阵列204上面。该第二硬掩模(未图示)的形成，例如，可用沉积或任何其他当前已知或未来开发用于在半导体制造中形成硬掩模的技术。该第二硬掩模(未图示)例如可大约覆盖鳍片206、208、210中包括鳍片206、208、210的暴露端部的半个高度。替换地，例如，可形成第二硬掩模(未图示)以覆盖鳍片206、208、210的高度的任何适宜部分，例如用沉积及/或平坦化。在图案化硬掩模300(未图示)以形成氧化区302后，该第二硬掩模(未图示)例如可保持完整。该第二硬掩模(未图示)可防止减少鳍片206、208、210的暴露端部的初始宽度w的一部分，在此该硬掩模覆盖鳍片206、208、210的暴露端部。

在未图示的另一实施例中，在氧化鳍片206、208、210的暴露端部期间，可形成另一硬掩模于sram阵列(参考图5)的附加组件上面以保护该等组件。在未图示的一实施例中，一硬掩模可位于例如位格在带区402(参考图5)中的上拉(pu)晶体管。

在此时，随后会用传统加工(用任何当前已知或以后开发的半导体制造技术)形成半导体结构的其余部分，且建立sram阵列400(参考图5)的终止边界(例如，图5的边界412、414)，例如用“带”设计技术。

尽管未图示于图4，可进行额外的加工步骤及/或变更，在此氧化区302包括sram阵列400(参考图5)的带区402(参考图5)，例如为了减少相邻带区位格的低电压故障计数值。在未图示的一实施例中，在加工期间可增加金属栅极堆栈292在鳍片206上面的宽度。在未图示的另一实施例中，可增加间隔体280、282沿着金属栅极堆栈292的侧壁的宽度。在未图示的另一实施例中，可减少鳍片206、208、210的源极区284或漏极区286的厚度。在未图示的另一实施例中，可实作在下拉(pd)及通栅(pg)上的较高功函数金属及/或用于下拉(pd)及通栅(pg)的较高环状植入物(haloimplant)，例如以减缓pd及pg。

图5图示sram阵列400，其包括鳍片阵列204，鳍片206、208、210，带区402，相邻带区位格410，及边界412、414。如上述，在sram阵列400的传统加工即将结束时，可建立终止边界，例如边界412、414。加入该传统sram阵列终止技术，“带”设计，例如带区402，以使装置的位格的电气特性保有位格布局一致性及同质性。以带设计终止的一结果包括系统性装置偏移，例如，系统性带邻近效应(spe)，其包括在该带(例如，带区402)附近的位格读取电流增加，格稳定性减少，下拉(pd)及/或通栅(pg)阈值电压(vt)减少，以及相邻带区位格(例如，相邻带区位格410)的低电压故障计数值增加。

根据本揭示内容的数个具体实施例，如上述，减少至少一鳍片的暴露端部在带区402内的宽度例如可能增加vt且减少相邻带位格的低电压故障计数值。例如，可用描述于本文的鳍片宽度减少工艺减少鳍片206、208、210的暴露端部在带区402内的初始宽度w。包括上述鳍片206、208、210的暴露端部的氧化区302(参考图4)可包括例如带区402。在另一实施例中，带区402可包括sram阵列400的3个最外面鳍片。在一实施例中，可独立进行鳍片206、208、210的暴露端部的初始宽度w的第一次减少(如图1所示)，鳍片206、208、210的暴露端部的初始宽度w的第二次减少(如图2所示)，以及鳍片206、208、210的暴露端部的初始宽度w的第三次减少(如图3所示)，以减少鳍片206的初始宽度w。例如，只第二次减少鳍片206、208、210的暴露端部的初始宽度w，除了sram阵列400的传统加工以外。在另一实施例中，可以任何组合的方式进行鳍片206、208、210的暴露端部的初始宽度w如图1所示的第一次减少，如图2所示的第二次宽度减少，以及如图3所示的第三次宽度减少。例如，可进行第一次鳍片宽度减少(参考图1)、第二次鳍片宽度减少(参考图2)及第三次鳍片宽度减少(参考图3)，除了sram阵列400(参考图5)的传统加工以外。在另一实施例中，可进行第一次鳍片宽度减少(参考图1)与第三次鳍片宽度减少(参考图3)，除了sram阵列400的传统加工以外。应了解，sram阵列400可包括含有鳍片的任何半导体制造装置。

图6图示用于减少鳍片的暴露端部的宽度的示范工艺。图6a图示包括衬底602的初始结构600，与包括鳍片606、608、610的鳍片阵列604。鳍片606、608、610例如可只包括n个鳍片。鳍片606、608、610可包括初始宽度w。图6b图示硬掩模620在初始结构600上面的形成。尽管图示完全覆盖鳍片606、608、610的硬掩模620，然而可形成硬掩模620以覆盖鳍片606、608、610的任何适宜部分。图6c图示移除硬掩模620例如在鳍片606、608、610的暴露端部上面的一部分，以建立氧化区302(参考图4)且暴露鳍片606、608、610的暴露端部。图6c以虚线图示未被移除硬掩模620的部分。图6d图示氧化包括鳍片606、608、610的暴露端部的结构的结果。例如，鳍片606、608、610的暴露端部的初始宽度w可减少到缩减宽度w2。图6d以虚线图示硬掩模620的其余部分，以及鳍片606、608、610中在氧化期间被硬掩模620覆盖的部分的初始宽度w。图6e图示包括鳍片606、608、610中有缩减宽度w2的暴露端部的初始结构600，且以虚线图示在移除硬掩模620的其余部分后有初始宽度w的鳍片606、608、610的部分。

图7图示用于减少鳍片的暴露端部的宽度的示范工艺。例如，可进行图示于图7的示范工艺作为一鳍片阵列的第一减少工艺，或作为一鳍片阵列的第二减少工艺，其中例如至少一鳍片的一部分有先前被第一减少工艺减少的宽度。在图7的实施例中，该鳍片宽度减少工艺实施例图示为在鳍片阵列上进行的第一宽度减少工艺。图7a图示初始结构700，其包括衬底702，包括鳍片706、708、710的鳍片阵列704。鳍片706、708、710例如可只包括n个鳍片。鳍片706、708、710可包括初始宽度w。图7b图示stis720在初始结构700上面形成于鳍片706、708、710之间。尽管图示大约覆盖鳍片的半个高度的stis720，然而应了解，可形成覆盖鳍片706、708、710的任何适宜部分的stis720。图7c图示第一硬掩模730在初始结构700及stis720上面的形成。尽管图示完全覆盖鳍片706、708、710的其余部分的第一硬掩模730，然而可形成覆盖鳍片706、708、710的任何适宜部分的第一硬掩模730。图7d图示移除第一硬掩模730(以虚线图示)例如在鳍片706、708、710的端部上面的一部分以建立氧化区302(参考图4)和建立鳍片706、708、710的暴露端部。图7d以虚线图示第一硬掩模730的其余部分。图7e图示氧化包括氧化区302(参考图4)的结构的结果。例如，鳍片706、708、710的暴露端部的初始宽度w可减少到缩减宽度w2，在此第一硬掩模730不覆盖鳍片706、708、710的暴露端部。图7e图示第一硬掩模730的其余部分，以及包括初始宽度w(以虚线图示)的鳍片706、708、710在氧化期间被第二硬掩模(未图示)覆盖的部分。图7f图示初始结构700，其包括鳍片706、708、710在移除第一硬掩模730的其余部分后包括缩减宽度w2的暴露端部。图7f图示在移除第一硬掩模的其余部分后包括初始宽度w(以虚线图示)的鳍片706、708、710在氧化期间被第一硬掩模730覆盖的部分。

图8的示范流程图图示在制造sram阵列400(参考图5)的全过程中的可选的鳍片宽度减少工艺。步骤s800可包括例如包括鳍片206、208、210(参考图1)的初始结构200(参考图1)的传统形成。步骤s802可包括在形成鳍片后的第一可选的鳍片宽度减少，如图2及图6所示。步骤s804可包括浅沟槽隔离(sti)的传统形成。例如，在步骤s800后，或在可选的步骤s802后，可进行步骤s804。步骤s806可包括在形成sti后的第二可选的鳍片宽度减少，例如，图示于图3及图7的鳍片宽度减少。例如，在步骤s800及s804后，或在步骤s800、s802及s804后，可进行步骤s806。步骤s808可包括栅极电极、间隔体、外延层等等在步骤s804及/或s806之后的传统形成。步骤s810可包括例如取代金属栅极(rmg)工艺的一组开始步骤。例如，步骤s810可包括一直到移除栅极电极的rmg步骤，(参考，例如图4的虚拟栅极堆栈270)。步骤s812可包括第三可选的鳍片宽度减少，例如图示于图4的鳍片宽度减少。例如，在步骤s800、s804、s808及s810后，可进行步骤s812。例如，在步骤s800、s802、s804、s808及s810后，可进行步骤s812。例如，在步骤s800、s804、s806、s808及s810后，可进行步骤s812。在另一实施例中，在步骤s800、s802、s804、s806、s808及s810后，可进行步骤s812。步骤s814可包括rmg工艺的其余部分，例如，在形成于步骤s808的间隔体之间沉积一栅极电极。在步骤s810及/或s812后，可进行步骤814。例如，步骤816可包括sram阵列400(参考图5)的其他传统加工。

如以上所述的方法使用于集成电路芯片的制造。所得集成电路芯片可由制造者以原始晶圆形式(rawwaferform)(也就是具有多个未封装芯片的单一晶圆)、作为裸晶粒(baredie)或已封装的形式来销售。在后一情形下，芯片装在单芯片封装中(例如，塑胶载体(plasticcarrier)，具有固定至母板或其他更高层载体的引脚(lead))，或多芯片封装体中(例如，具有表面互连件(surfaceinterconnection)或内嵌互连件(buriedinterconnection)任一或两者兼具的陶瓷载体)。然后，在任一情形下，芯片与其他芯片、离散电路元件及/或其他信号处理装置集成成为(a)中间产品(例如，母板)，或(b)最终产品中的任一者的一部分。该最终产品可为包括集成电路芯片的任何产品，从玩具及其他低端应用到具有显示器、键盘或其他输入装置及中央处理器的先进电脑产品不等。

用于本文的术语只为了要描述特定具体实施例而非旨在限制本揭示内容。如本文所使用的，单数形式“一”、“一个”及“该”旨在也包括复数形式，除非上下文中另有明确指示。更应了解，用语“包含”及/或“包括”在使用于专利说明书中时系具体描述提及的特征、整数、步骤、操作、元件及/或组件的存在，但不排除存在或加入一或更多其他特征、整数、步骤、操作、元件及/或彼等的群组。“可选的”或“可选地”意指随后所述事件或情况可能发生也可能不发生，以及该描述包括发生事件的实例与不发生事件的实例。

可应用如用于本专利说明书及申请专利范围中的近似语以修饰允许改变而不导致相关基本功能改变的任何数量表示法。因此，用一用语或数个用语例如“约”、“大约”及“实质上”修饰的数值，不受限于指定的确切数值。至少在某些情况下，该近似语可对应至用于测量该数值的仪器的精确度。在本专利说明书及申请专利范围中，范围限制可予以组合及/或互换，此类范围被识别且包括包含于其中的所有子范围，除非上下文或语言另有说明。适用于一范围中的一特定数值的“大约”适用于可表示提及数值的+/-10％的两个数值，且除非取决于测量该数值的仪器的精确度。

所有构件或步骤的对应结构、材料、动作以及等效物加上下列申请专利范围之中的功能元件旨在包括用于与其他主张元件结合一起按具体主张方式完成功能的任何结构、材料或动作。提出本揭示内容的描述是为了图解说明而非旨在穷尽或以所揭示的形式限制本揭示内容。本领域一般技术人员明白有许多修改及变体而不脱离本揭示内容的范畴及精神。该具体实施例经选择及描述成可最佳地解释本揭示内容的原理及其实际应用，且使得本领域的其他一般技术人员能够了解本揭示内容有不同修改的不同具体实施例适合使用于想到的特定用途。