本发明有关一种电子组件，特别指一种无基板电子组件。
背景技术
低温共烧陶瓷(lowtemperatureco-firedceramic)技术(下文简称为ltcc)为一常用的工艺：藉由网版印刷(screenprinting)在一由玻璃陶瓷制成的生胚薄板(greensheet)中形成电路里的内部电极和被电组件(电阻、电感和电容)，该网版印刷使用具有高导电度的金属，例如银、铜等等；以及多个生胚薄板在垂直方向上堆栈且接着共烧(通常小于1000℃)用以制造多芯片模块(mcm，multi-chip)和多芯片封装。
因为陶瓷基底(基底，又称基板)和金属组件一起共烧，低温共烧陶瓷技术可形成在模块内的被电组件(电阻、电感和电容)，藉以得到一包含众多组件的复杂组态配置且具有组件微小化的优点。
低温共烧陶瓷多层基底的形成是通过在单一陶瓷基底上形成电路图案以及在垂直方向上堆栈多个陶瓷基底。因此，连接至外部的外部电极必须形成在低温共烧陶瓷基底的外表面且电性连接基底内的电路图案。
传统电感器的底侧电极(b-sideelectrode)是平行于每一绕线圈，这将产生磁通屏蔽的效应，而会降低电感器的q值(qfactor)。因此将电感器微小化且能提高电感器的q值(qfactor)是一个业界亟需解决的课题。
技术实现要素：
本发明的电感器可以通过黄光工艺(lithographicprocess)或膜工艺如薄膜工艺的方法制成，其中一个线圈可设置在一或多个绝缘层中，线圈具有多个绕线圈，其中每一绕线圈是跨越多个导电层所形成，也就是说每一绕线圈是通过电性连接所述多个导电层的每一导电层的一相对应的导电图案而形成。所述每一绕线圈实质上垂直于电感器的底侧电极(b-sideelectrode)。与此相反，本发明的电感器的底侧电极(b-sideelectrode)是垂直于每一绕线圈，因此，当电流流进和流出所述电感器时，磁通屏蔽的效应可被大幅减小，从而增加电感器的q值(qfactor)以及降低直流电阻(dcr)。
本发明的一目的为提供一无基板电子组件，包含：多个导电层以及多个绝缘层，其中所述多个导电层形成一具有至少一绕线圈(windingturn)的线圈(coil)，其中每一绕线圈是通过电性连接所述多个导电层的每一导电层的一相对应的导电图案而形成，其中，所述多个导电层以及所述多个绝缘层不被一基底支持。
本发明的另一目的为提供一种电子组件的制造方法，该方法包含了下列步骤：提供一基底；在该基底上形成多个导电层和多个个绝缘层，其中所述多个导电层形成一具有至少一绕线圈(windingturn)的线圈(coil)，其中每一绕线圈是通过电性连接所述多个导电层的每一导电层的一相对应的导电图案而形成；以及分离(decouple)该基底。
在一个实施例中，一缓冲层可形成在该基底上。缓冲层为一暂时层，用以结合基底和在其上欲工艺或图案化的多个导电层。当工艺完成之后，移除缓冲层用以分离(decouple)基底和该多个导电层。
在一个实施例中，所述电子组件是一电感器，其中所述至少一个线圈是由多个电性连接的薄膜金属层而形成，其中，第一薄膜金属层形成于一绝缘层上，一第二绝缘层设置在所述第一薄膜金属层的图案化区域上且填充至所述第一薄膜金属层的一未被图案化区域中，其中隔开所述多个薄膜金属层的所述多个绝缘层不被一基底支持。
在一个实施例中，所述电子组件是一电感器，其中，一电极设置在所述电感器的底部表面上且电性连接至所述线圈，其中，所述每一绕线圈垂直于设置在所述电感器底部表面上的所述电极。
在一个实施例中，所述电子组件是一电感器，更包括：一第一电极，其中所述第一电极的邻近于该至少一线圈的一内表面包括至少一第一凹部，其中所述多个绝缘层的一第一部分填充于所述至少一第一凹部内。
在一个实施例中，所述电子组件是一电感器，更包括：一第二电极，其中所述第二电极的邻近于该至少一线圈的一内表面包括至少一第二凹部，其中所述多个绝缘层的一第二部分填充于所述至少一第二凹部内。
在一个实施例中，所述多个绝缘层包括一顶部绝缘层，多个中间绝缘层和一底部绝缘层，其中所述至少一个线圈设置在所述多个中间绝缘层中。
在一个实施例中，所述顶部绝缘层的厚度大于所述多个中间绝缘层的每一绝缘层的厚度。
在一个实施例中，所述每一绝缘层是一介电层，所述每一导电层是一金属层，其中，每个金属层具有在所述第一电极与所述第二电极的间形成的一金属轨迹；布置于所述多个电介质层中的通孔以电连接所述多个金属层，其中，所述第一电极与所述第二电极分别垂直于一相对应的金属轨迹。
在一个实施例中，所述第一电极的内表面具有第一组多个突出物以及所述第二电极的内表面具有第二组多个突出物，其中，所述第一组多个突出物以及所述第二组多个突出物从层到层相互交替。
在一个实施例中，所述金属轨迹是钩形金属轨迹。
在一个实施例中，所述第一电极与所述第二电极从层到层具有彼此不同的形状。
在一个实施例中，所述第一电极与所述第二电极分别从所述多个导电层的一中间层延伸至所述多个导电层的底部层。
在一个实施例中，所述第一电极与所述第二电极分别从所述多个导电层的一顶部层延伸至所述多个导电层的底部层。
在一个实施例中，所述多个导电层的一第一导电层与一第二导电层分别具有一相同的形状的一第一金属轨迹与一第二金属轨迹，其中，所述第一导电层与所述第二导电层被一第一绝缘层隔开，其中，所述第一金属轨迹与所述第二金属轨迹通过所述第一绝缘层相互堆栈而电性
在一个实施例中，所述第一金属轨迹与所述第二金属轨迹的相同的形状相互对齐。
在参阅图式及接下来的段落所描述的实施方式的后，该技术领域具有通常知识者便可了解本发明的其它目的，以及本发明的技术手段及实施态样。
附图说明
图1示出了根据本发明的一实施例的制作电感器的方法的流程图。
图2示出由图1的方法所制成的一电感器200。
图3示出了使用图1的方法所形成的电感器200的俯视图
图4示出了使用图1的方法所形成的电感器200的横截面图。
图5示出了在电流频率为900mhz时,本发明的电感器的q值相较于先前技术的电感器的改进。
图6示出了在电流频率为1800mhz时,本发明的电感器的q值相较于先前技术的电感器的改进。
图7示出了在电流频率为2400时,本发明的电感器的q值相较于先前技术的电感器的改进。
图8示出了本发明的电感器的直流电阻(dcr)值相较于先前技术的改进。
附图标记说明：200-电感器；201-基底；202-聚合物层；203-底介电层；204-金属层；204-1-第一金属层；204-2-第二金属层；204-3-第三金属层；204-4-第四金属层；204-5-第五金属层；204-6-第六金属层；204-7-第七金属层；204-8-第八金属层；205-介电层；206-顶部介电层；e1-第一电极；e2-第二电极；m-金属轨迹；m1-第一金属轨迹；m2-第二金属轨迹；m3-第三金属轨迹；m4-第四金属轨迹。
具体实施方式
本发明的详细说明于随后描述，这里所描述的较佳实施例是作为说明和描述的用途，并非用来限定本发明的范围。
本发明公开一无基板电子组件。藉由对基底上多个导电层或绝缘层执行膜工艺(filmprocess)(例如黄光工艺、蚀刻工艺或薄膜工艺)，接着再移除基底，可制造此无基板电子组件。
多个绝缘层包含环氧树脂(epoxy)、氧化物、高分子材料或磁性材料其中至少一个，以使膜工艺(filmprocess)(例如黄光工艺、蚀刻工艺或薄膜工艺)可实施在该多个绝缘层和该线圈。在较佳的实施例中，线圈可由任何适合的材料制成，例如铜、银或任何其它适合的金属材料。线圈可为一多层线圈，以及多层线圈其中每一层为一图案化在绝缘层上的导电层。更详细地，绝缘层为两相邻导电层的间的中间层，以及在该绝缘层具有一贯穿孔用以电性连接两相邻导电层。此外，可控制多层线圈的导电层数目用以增加线圈的电感值。
本发明提供一无基底电子组件，包含：多个导电层以及多个绝缘层，其中所述多个导电层形成一具有至少一绕线圈(windingturn)的线圈(coil)，其中每一绕线圈是通过电性连接所述多个导电层的每一导电层的一相对应的导电图案而形成，其中，所述多个导电层以及所述多个绝缘层不被一基底支持。
图1示出了根据本发明的一实施例的制作电感器的方法的流程图。
图2示出由图1的方法所制成的一电感器200。
图1所示，在步骤101，一缓冲层例如聚合物层202形成在基底201上，该聚合物层202被用作为底介电层203和基底201的间的缓冲层以使该基底201于步骤107中可以与多个导电层例如多个金属层204易于分离。
在步骤102，底部绝缘层例如底介电层203可以形成于该聚合物层202上。底介电层203可以是形成为电感200的一个侧面以包围金属层204，从而保护所述电感器200。
在步骤103，多个金属层204可以形成在底介电层203上，其中该多个金属层204中的每一个金属层具有介于第一电极e1和第二电极e2间的一金属轨迹m。所述金属轨迹m可以用作形成电感器200的线圈的绕线，电感器的电感随着绕线圈的数量增加而增加。因此，电感器200的电感与制造过程中使用金属层204的数目具有直接的相关性，其中金属层204中的金属轨迹m可为一钩形结构。电感器200可具有至少三种类型的金属轨迹m。图2为一示范性实施例，其中的电感器200可具有至少三种类型的金属轨迹m，其中包括一第一金属轨迹m1，一第二金属轨迹m2中，一第三金属轨迹m3和一第四金属轨道m4。所述至少三种类型的每个金属轨迹的m可被重复地形成在不同的金属层，如图2所示。所述形成于多个金属层204的第一电极e1与第二电极e2可与形成在金属层的金属轨迹m同时形成。在一些金属层中，金属轨迹m可被耦合到第一电极e1或第二电极e2。也就是说多个导电层例如多个金属层204上的金属轨迹以电性连接以形成一绕线圈(windingturn)，多个绕线圈(windingturn)可于导电层中电性连接以形成具有多个绕线圈(windingturn)的线圈(coil)，其中每一绕线圈是通过电性连接所述多个导电层的每一导电层的一相对应的导电图案而形成。
如图2所示，第一金属轨迹m1可以连接到第一电极e1，第四金属轨迹m4可以连接到第二电极e2。第一电极e1与第二电极e2可在不同的金属层204被形成为不同形状。例如，第一电极e1在第一金属层204比第二金属层204可具有较多的凹部。同样地，第二电极e2在第一金属层204比第二金属层204可具有较多的凹部。
在步骤104中，介电层205可以形成于多个金属层204的间，介电层205做为绝缘层以将该多个金属层204相互分离。介电层205可具有凹部。
在步骤105中，通孔v可以被形成在介电层205的凹部以电性连接所述多个金属层204。至少一个通孔v可以耦合不同金属层204的金属轨迹m。至少一个通孔v可以可以耦合不同金属层204的第一电极e1。至少一个通孔v可以可以耦合不同金属层204的第二电极e2。
在步骤106中，形成了多个金属层204的后，一顶部介电层206可以形成在基底201上。顶部介电层206可以是形成为电感200的一个侧面以包围金属层204，从而保护所述电感器200。顶部介电层206的厚度可以大于其他介电层。
在步骤107，基底201可以与多个金属层204及多个介电层205分离。本发明方法利用基底201作为一个形成电感器200的平台以形成电感器200。基底201不是电感器200的一部分。基底201可以通过机械或化学方式除去聚合物202以与金属层204及多个介电层205分离。当使用方式除去聚合物202，基底201可以从底介电层203拉开而移除。当使用化学方式除去聚合物202，聚合物202可以被加热以降低聚合物202的粘度从而将基底201自底介电层203分离。基底201可以是玻璃芯片或硅芯片。目前，在基片201可以具有一个足够大的尺，使得多个电感器200可在基底201上同时形成。基底201与金属层204及介电层205分离后，所述多个电感器200可以切割为多个单一电感器。
在步骤108，金属层l1和l2可以设置于所述第一电极e1和第二电极e2上以形成可与pcb板焊接的电极或接脚。金属层l1和l2可包含锡。
图3示出了使用图1的方法所形成的电感器200的俯视图。
图4示出了使用图1的方法所形成的电感器200的横截面图。传统的电感器，其绕线圈是平形于底部的电极，而本发明中电感器的绕线圈是垂直于底部的电极。
在图2所示的示例性的实施例中，电感器200中是使用八个金属层204来形成。在八个金属层204中，四种类型的金属轨迹包括第一金属轨迹m1，第二金属轨迹m2，第三金属轨迹m3和第四金属轨道m4可以用来形成电感器200的绕线圈。
此外，每个金属轨迹m形成于第一e1和第二e2的间。每个金属轨迹m可以在相邻的金属层重复使用。例如两个金属轨道的可以是第一金属轨迹m1，两个金属轨道可以是第二金属轨迹m2，两个金属轨道可以是第三金属跟踪m3，两个金属轨道可以是第四金属轨迹m4。第一金属轨迹m1可以耦接到第一电极e1。第一金属轨迹m1可以耦接到第二电极e2。第一电极e1在每个金属层204上的形状可以彼此不同。例如，第一金属层204-1的电极形状可以不同于第二金属层204-2的电极形状。电极e1的形状于所有的金属层204可以都不相同，或者可以在两个金属层204的间交替使用。在图2示例性的实施例中，电极e1的形状于金属层204的间具有相互交替的形状。针对电极e1而言，金属层的电极形状204-1，204-3，204-5，以及204-7可以是相同的，金属层的电极形状204-2，204-4，204-6，以及204-8可以是相同的。
如图2所示，针对第一电极e1而言，在第一金属层204-1与第二金属层204-2的电极形状可以具有多个突起。第一电极e1在第一金属层204-1的多个突起的位置与电极e1在第二金属层204-2的多个突起的位置可相互交替排列。同样地，针对第二电极e2而言，第二电极e1在每个金属层204上的形状可以彼此不同。例如，第一金属层204-1的电极形状可以不同于第二金属层204-2的电极形状。第二电极e2的形状于所有的金属层204可以都不相同，或者可以在两个金属层204的间交替使用。在示范实施例中，针对第二电极e2而言，金属层的电极形状204-1，204-3，204-5，以及204-7可以是相同的，金属层的电极形状204-2，204-4，204-6，以及204-8可以是相同的。
如图2所示，针对第二电极e2而言，在第一金属层204-1与第二金属层204-2的电极形状可以具有多个突起。第二电极e2在第一金属层204-1的多个突起的位置与电极e1在第二金属层204-2的多个突起的位置可相互交替排列。在第一电极e1和第二电极e2的突起所形成的凹槽可以填充诸如介电材料或粘性材料于凹槽中以增加第一电极e1和第二e2与介电材料或粘性材料间的接触面积而强化第一电极e1和第二e2与介电材料间的附着力，并可避免于电极与介电材料间产生空隙或气泡。多个金属层204被多个介电层205分隔，其中每一介电层205可以具有凹部以形成通孔v。介电层205的通孔v1可以被用来耦接金属层204的第一电极e1。介电层205的通孔v2可以用来耦接金属层204的第二电极e2。并且，介电层205的通孔的vm可以被用来耦接金属轨迹m，通孔的vm定位可取决于被其耦接的金属轨迹m的类型。此外，金属层204和介电层205被顶部介电层206和底介电层203密封，以保护电感器200。
图5示出了在电流频率为900mhz时,本发明的电感器的q值相较于先前技术的电感器的改进。图6示出了在电流频率为1800mhz时，本发明的电感器的q值相较于先前技术的电感器的改进。图7示出了在电流频率为2400时,本发明的电感器的q值相较于先前技术的电感器的改进。这可以总结如表1所示。
表1
在上述表1中，于多个电流的频率与电感器的电感值中，电感器的q值相较于先前技术的电感器的增加是从29％至48％。
如图8所示，本发明的电感器的直流电阻(dcr)相较于先前技术的电感器可被大幅减小，其可以总结为如表2所示。
表2
根据表2，于多个电感器的电感值中，本发明的电感器的直流电阻(dcr)相较于先前技术的电感器直流电阻(dcr)可以降低24％到93％。
本发明的电感器可以通过黄光工艺(lithographicprocess)或膜工艺如薄膜工艺的方法制成，其中一个线圈可设置在一或多个绝缘层中，线圈具有多个绕线圈，其中每一绕线圈是跨越多个导电层所形成，也就是说每一绕线圈是通过电性连接所述多个导电层的每一导电层的一相对应的导电图案而形成。所述每一绕线圈实质上垂直于电感器的底侧电极(b-sideelectrode)。传统电感器的底侧电极(b-sideelectrode)是平行于每一绕线圈，这将产生磁通屏蔽的效应，而会降低电感器的q值(qfactor)；与此相反，本发明的电感器的底侧电极(b-sideelectrode)是垂直于每一绕线圈，因此，当电流流进和流出所述电感器时，磁通屏蔽的效应可被大幅减小，从而增加电感器的q值(qfactor)以及降低直流电阻(dcr)。
本发明的电感器可以藉由对基底上多个导电层或绝缘层执行膜工艺(filmprocess)(例如黄光工艺、蚀刻工艺或薄膜工艺)，接着再移除基底，可制造此无基板电子组件。相较于形成在基底上的组件，本发明的无基板电子组件厚度较小，且组件具有较佳的电性性能。藉由执行膜工艺，电子组件尺寸可制作得更小且更精准。
以上说明对本发明而言只是说明性的，而非限制性的，本领域普通技术人员理解，在不脱离以下所附权利要求所限定的精神和范围的情况下，可做出许多修改，变化，或等效，但都将落入本发明的保护范围内。