相关申请的交叉引用
在此通过引用而并入于2012年4月20日提交的日本专利申请no.2012-096641的包括说明书、附图和摘要的公开的全部内容。
本发明涉及半导体器件以及制造半导体器件的方法，并且特别地涉及包括具有彼此不同的特性的两种类型的晶体管的半导体器件以及制造该半导体器件的方法。
背景技术
一些半导体器件包括具有彼此不同的特性的两个或者更多种类型的晶体管。例如，具有安装在一个相同半导体芯片上的存储器和逻辑电路二者的半导体包括用于读取和写入存储器的晶体管和形成逻辑电路的晶体管。前一种类型的晶体管需要减小泄漏电流，并且后一种类型的晶体管需要高速运算与低功耗的兼容。在这种情况下，两种类型的晶体管有时候可能部分结构上彼此不同。例如，日本未审查专利申请公开号2011-66391描述了用于存储器的晶体管和用于逻辑电路的晶体管的侧壁的宽度彼此不同。
另外，日本未审查专利申请公开号2010-67785和2010-171086描述了偏移间隔体膜具有双层结构。另外，日本未审查专利申请公开号2011-3710描述了从充当源极和漏极的区域移除偏移间隔体膜，并且在晶体管中需要精化作为dram的区域上外延生长硅层。
技术实现要素：
如上所述，有时在一个相同的衬底上形成需要减少泄漏电流的晶体管和需要兼容高速运算和低功耗的晶体管。另一方面，半导体器件的精化近年来已经有所进展。因此，提供分别具有足够性能的两种类型的晶体管变得困难。
本发明的其他目的和新特征将通过结合附图阅读本说明书而变得易见。
根据本发明的一个方面，在衬底上形成第一晶体管和第二晶体管。衬底中形成充当第一晶体管的源极和漏极的第一扩散层的区域的上表面高于衬底中形成充当第二晶体管的源极和漏极的第二扩散层的区域的上表面。
根据该方面，可以在一个相同的衬底上形成需要减少泄漏电流的第一晶体管和需要高速运算与低功耗之间的兼容的第二晶体管，并且两种类型的晶体管分别提供有充足的性能。
附图说明
图1a是示出根据第一实施方式的半导体器件的配置的平面图；
图1b是示出dram区域的布局的平面图；
图2是半导体器件的截面图；
图3是示出第一晶体管的配置的截面图；
图4是示出第二晶体管的配置的截面图；
图5a和图5b是示出根据该实施方式的制造半导体器件的方法的截面图；
图6a和图6b是示出根据该实施方式的制造半导体器件的方法的截面图；
图7a和图7b是示出根据该实施方式的制造半导体器件的方法的截面图；
图8a和图8b是示出根据该实施方式的制造半导体器件的方法的截面图；
图9a和图9b是示出根据该实施方式的制造半导体器件的方法的截面图；
图10a和图10b是示出根据该实施方式的制造半导体器件的方法的截面图；
图11是根据修改的实施方式的半导体器件的截面图；以及
图12是根据第二实施方式的半导体器件的截面图。
具体实施方式
将参考附图来描述本发明的优选实施方式。贯穿附图，相同的配置元件具有相同的参考标号，并且可选地忽略对其的解释。
第一实施方式
图1a是示出根据第一实施方式的半导体器件sm的配置的平面图。半导体器件sm具有逻辑区域lgc、dram区域dr、sram区域sr和i/o区域io。逻辑区域lgc具有逻辑电路。dram区域dr具有dram(动态随机访问存储器)。sram区域sr具有sram(静态随机访问存储器)。i/o区域io具有i/o(输入/输出)电路。向半导体器件sm的信号输入和从半导体器件sm的信号输出以及电源通过i/o电路的形式执行。图1a所示的i/o区域io沿半导体器件sm的边缘布置，并且围绕逻辑区域lgc、dram区域dr和sram区域sr。易见的是，半导体器件sm的布局不限于此类示例。
半导体器件sm可能具有或者不具有sram区域。另外，半导体器件sm还具有电阻形成区域re(附图中未示出)。电阻形成区域re具有电阻器件res(附图中未示出)。电阻器件res例如是多晶硅并且在器件绝缘膜上形成。
图1b是示出dram区域dr的布局的平面图。dram区域dr具有多个存储器单元阵列drsl和外围电路cr。如随后将具体描述的，存储器单元阵列drsl具有电容器件com(附图中未示出)和第一晶体管trn(附图中未示出)。第一晶体管tr1是用于向电容器件con写入并且从电容器件con读取的晶体管。第一晶体管tr1需要减少泄漏电流。另一方面，图1a中的逻辑区域lgc的第二晶体管tr2(附图中未示出)需要减少功耗。因此，第一晶体管tr1和第二晶体管tr2具有部分不同的结构，下文将具体描述。
图2是半导体器件sm的截面图。半导体器件sm在dram区域dr中具有存储器单元，在逻辑区域lgc中具有第二晶体管tr2，并且在电阻形成区域re中具有电阻器件res。dram区域dr中的存储器单元具有电容器件con和第一晶体管tr1。
具体地，半导体器件sm通过使用衬底sub而形成。衬底sb例如是半导体衬底，诸如硅衬底。在衬底sub之上形成多层互连层。多层互连层具有层间绝缘膜ins1、ins2、ins3和ins4。层间绝缘膜ins1在衬底sub之上形成。层间绝缘膜ins2、ins3和ins4以这个顺序在层间绝缘膜ins1之上堆叠。
电容器件con是用于存储信息并且掩埋在层间绝缘膜ins4中形成的沟槽中的器件。具体地，电容器件con具有下电极el1、电容膜cins、上电极el2和上电极el3。下电极el1沿着沟槽的底部和侧边形成。电容膜cins沿着沟槽的底部和侧边在下电极el1之上形成。上电极el2沿着沟槽的底部和侧边在电容膜cins之上形成。上电极el3在上电极el2之上形成，并且填充沟槽的其余部分。下电极el1例如包括氮化钛。电容膜cins例如包括氧化锆或者氧化钽。上电极el2例如包括氮化钛。上电极el3例如包括钨。
第一晶体管tr1是用于向电容器件con写入并且从电容器件con读取的晶体管。因此，第一晶体管tr1需要减少泄漏电流。具体地，第一晶体管tr1具有第一ldd(轻掺杂漏极)层ld1和第一扩散层sd1。第一扩散层sd1是充当源极和漏极的扩散层。第一扩散层sd1作为漏极通过接触cnt2的方式耦合至位线bt。接触cnt2掩埋在层间绝缘膜ins1中。位线bt在层间绝缘膜ins2之上形成。位线bt部分掩埋在层间绝缘膜ins2中，从而形成位接触部btc。位接触部btc耦合至接触cnt2。另外，第一扩散层sd1作为源极通过接触cnt1和过孔va1的方式耦合至电容器件con的下电极el1。
第一晶体管tr1还具有第一栅极gt1、第一硅化物层sld1和第三硅化物层sld3。第一硅化物层sld1在第一扩散层sd1的表面层上形成，并且硅化物层sld3在第一栅极gt1的表面层上形成。第一晶体管tr1的结构的细节将在随后参考图3进行描述。
第二晶体管tr2是形成逻辑电路的晶体管。因此，第二晶体管tr2需要低功耗、高速运算等。第二晶体管tr2具有第二栅极gt2、第二ldd层ld2、第二扩散层sd2、第二硅化物层sld2和第四硅化物层sld4。由于第一栅极gt2通过与第一晶体管tr1的第一栅极gt1相同的步骤而形成，所以其具有与第一栅极gt1相同的层结构。
在该实施方式中，至少第二栅极gt2和第一栅极gt1的最上层由多晶硅层形成。第二栅极gt2的宽度小于第一栅极gt1的宽度。第一栅极gt1的宽度例如是第二栅极gt2的宽度的1.2倍以上2倍之下。第二栅极gt2的宽度例如是50nm或之下。第二硅化物层sld2在第二扩散层sd2的表面层中形成，并且第四硅化物层sld4在第二栅极gt2的表面层中形成。
接触cnt3的下端耦合至第二扩散层sd2。接触cnt3掩埋在层间绝缘膜ins1中，并且通过过孔va2耦合至过孔va3。过孔va2穿透层间绝缘膜ins2和ins3。过孔va3掩埋在层间绝缘膜ins4中。
衬底sub的形成第二扩散层sd2的部分的上表面形成为低于形成第一扩散层sd的部分的上表面。两个部分之间的高度差例如是2nm或以上。另外，两个部分之间的高度差优选地是10nm或之下。在衬底sub的厚度方向上看，第二硅化物层sld2的底部的位置低于第一硅化物层sld1的底部。第二晶体管tr2的结构的细节将在随后参考图4进行描述。
器件隔离膜sti掩埋在衬底sub中。器件隔离膜sti的位于dram区域dr和逻辑区域lgc之间的部分将两个区域隔离。继而，在器件隔离膜sti的位于两个区域之间的部分处形成阶梯dl。另外，在器件隔离膜sti的位于电阻形成区域re中的部分之上形成电阻器件res。电阻器件res是多晶硅电阻，并且由硅化物阻挡膜sbl覆盖。硅化物阻挡膜sbl例如是包括氧化物膜等的绝缘膜。
图3是示出第一晶体管tr1的配置的截面图。第一晶体管tr1具有第一栅极gt1、第一ldd层ld1、第一扩散层sd1、第一硅化物层sld1和第三硅化物层sld3，附加地，具有第一栅绝缘膜gi1、第一偏移间隔体膜ofs1和第一侧壁sw1。
第一栅绝缘膜gi2可以是氧化硅膜，或者是具有比氧化硅膜更高的介电常数的高电介质膜。第一栅绝缘膜gi1可以由其堆叠的膜形成。第一栅绝缘膜gi1位于衬底sub与第一栅极gt1之间，并且形成为与衬底sub的表面相接触。
衬底sub中的在第一栅绝缘膜gi1之下的成对的第一ldd层ld1之间的区域充当沟道区域。在第一栅极gt的侧边之上形成第一偏移间隔体膜ofs1。在第一偏移间隔体膜ofs1之上形成第一侧壁sw1。具体地，第一偏移间隔体膜ofs1在第一栅极gt1的侧边和侧壁绝缘膜swl1的侧边上的第一侧壁sw1的侧边之间形成。
在第一侧壁sw1与衬底sub之间也形成第一偏移间隔体膜ofs1。具体地，第一偏移隔离膜ofs1在第一栅极gt1和第一栅绝缘膜gi1的侧边，并且在位于外围处的衬底sub之上连续地形成。具体地，第一偏移间隔体膜ofs1在第一侧壁sw1的下表面与衬底sub的表面之间形成。第一偏移间隔体膜fos1形成为实质上与衬底sub的在第一侧壁sw1的下表面之下的表面相恒定。
例如，使得衬底sub的在第一侧壁sw1的下表面之下的部分的表面位置与衬底sub与第一栅绝缘膜gi1相接触的表面位置之间的差小于从衬底sub的表面到衬底sub的内部的深度的方向(方向z)上的随后将要描述的第二晶体管tr2中相应差。因为在衬底sub的在第一侧壁sw1的下表面之下的部分处的表面位置与衬底sub与第一栅绝缘膜gi1相接触的表面位置之间的差为小的配置时第一ldd层ld1与第一硅化物层sld1相接触，并且所以可以改善第一晶体管tr1的器件特性，并且这还有助于减少泄漏电流。
第一偏移间隔体膜ofs1例如由氧化物膜或者氮化物膜和氧化物膜的堆叠形成。第一偏移间隔体膜ofs1的厚度例如是80nm或以上以及150nm或之下。在第一偏移间隔体膜ofs1之上形成第一侧壁sw1。第一侧壁sw1是包括第一侧壁绝缘膜swl1和第二侧壁绝缘膜swl2以这个顺序堆叠在一起的膜。第一侧壁绝缘膜swl1例如是氧化硅膜和氮化硅膜中的一种，并且第二侧壁绝缘膜swl2例如是氧化硅膜和氮化硅膜中的另外一种。沿着第一偏移间隔体膜ofs1形成第一侧壁绝缘膜swl1。第二侧壁绝缘膜swl2形成为厚度大于第一侧壁绝缘膜swl1的厚度。
硅化物阻挡膜sbl的部分还保留在第一侧壁sw1的外表面处。此处呈现的硅化物阻挡sbl的下端位于第一偏移间隔体膜ofs1的端部之上。第一偏移间隔体膜ofs1与硅化物阻挡膜sbl相接触的端部的部分在厚度上小于由第一侧壁sw1覆盖的部分。
第一硅化物层sld1在衬底sub的未被第一侧壁sw1覆盖的部分上形成。第一硅化物层sld1的上表面位于衬底sub的表面处，并且第一硅化物层sld1的下表面位于第一扩散层sd1中。第一硅化物层sld1没有穿透第一扩散层sd1。在方向z上，第一硅化物层sld1的底部位置到衬底sub的在第一栅绝缘膜gi1之下的表面位置形成为深度小于第二硅化物层sld2的底部位置到衬底sub的在随后将要描述的第二晶体管tr2的第二栅绝缘膜gi2之下的表面位置的深度。
第一晶体管tr1的器件特性可以得到改善，并且这还有助于减少泄漏电流。
图4是示出第二晶体管tr2的配置的截面图。第二晶体管tr2具有第二栅极gt2、第二ldd层ld2、第二扩散层sd2、第二硅化物层sld2和第四硅化物层sld4，并且附加地，具有第二栅绝缘膜gi2、第二偏移间隔体膜ofs2和第二侧壁sw2。第二栅极gt2的宽度窄于第一栅极gt1的宽度。因此，第二晶体管tr2的沟道长度短于第一栅极gt1的沟道长度。
第二栅绝缘膜gi2位于衬底sub与第二栅极gt2之间，并且在衬底sub的表面之上。衬底sub的在第二栅绝缘膜gi2之下并且在成对的第二ldd层ld2之间的区域充当沟道区域。
第二栅绝缘膜gi2可以是氧化硅膜或者具有比氧化硅膜更高的介电常数的高电介质膜，或者可以是其堆叠的膜。第二栅绝缘膜gi2可以由与用于第一栅绝缘膜gi1的步骤相同的步骤形成，或者可以通过与用于第一栅绝缘膜gi1的步骤不同的步骤形成为与栅绝缘膜gi1的厚度不同的厚度。在任何情况下，形成图2中所示的器件隔离膜sti的阶梯dl。
在第二栅极gt2的侧边之上形成第二偏移间隔体膜ofs2。第二偏移间隔体膜ofs2例如由氧化物膜或者氮化物膜和氧化物膜的堆叠形成。第二偏移间隔体膜ofs2的厚度例如是80nm或以上以及150nm或之下。在第二偏移间隔体膜ofs2的侧边之上形成第二偏移壁sw2。第二侧壁sw2的结构与第一侧壁sw1的结构相同。与第一偏移间隔体膜ofs1不同，第二偏移间隔体膜ofs2不在第二侧壁sw2与衬底sub之间形成。
由于这样的结构，衬底sub的其中形成第二扩散层sd2的部分的上表面形成为低于衬底sub的其中形成第一扩散层sd1的部分的上表面。
具体地，仅在第二栅极gt2的侧边之上形成第二偏移间隔体膜ofs2。沿第二偏移间隔体膜ofs2和衬底sub形成第二侧壁sw2的第一侧壁绝缘膜swl1。第二偏移间隔体膜ofs2在第二栅极gt2与在第一侧壁绝缘膜swl1的侧边上的第二侧壁sw2的侧边之间形成，并且第二偏移间隔体膜ofs2不在第二侧壁sw2的下表面之下的部分上形成。
在方向z上，第二侧壁sw2的下表面形成在比衬底sub与第二栅绝缘膜gi2和第二偏移间隔体膜ofs2的下表面相接触的表面位置更深的位置。在方向z上，在第二侧壁sw2的下表面与衬底sub的与第二栅绝缘膜gi2相接触的表面位置之间的差大于衬底sub的在第一侧壁sw1的下表面之下的部分处的表面位置与衬底sub与第二栅绝缘膜gi2相接触的表面位置之间的差。
因为多个第一晶体管tr1在dram区域dr中顺序布置，然而，多个第二晶体管tr2在逻辑区域lgc中随机布置，所以在偏移间隔体膜的膜沉积期间，第二偏移间隔体膜ofs2的厚度在逻辑区域lgc中改变较大。当第二偏移间隔体膜ofs2形成为仅留在第二栅极gt2的侧边之上时，可以减小由逻辑区域lgc中的第二偏移间隔体膜ofs2的厚度的改变而造成的影响，并且可以改善第二晶体管tr2的器件特性，这将有助于高速运算。
在衬底sub的厚度方向(方向z)上看，第一硅化物层sld1的上端位于相同深度处的栅极gt1的下端，然而第二硅化物层sld2的上端低于栅极gt2的下端。在方向z上，第二硅化物层sld2的上端形成为比第一硅化物层sld1的上端到衬底sub的内部更深。在方向z上，第一硅化物层sld1的底部位置到衬底sub的在第一栅绝缘膜gi1之下的表面位置形成为浅于第二硅化物层sld2的底部位置到衬底sub的在第二晶体管tr2的第二栅绝缘膜gi2之下的表面位置的深度。
图5到图10是示出根据该实施方式的制造半导体器件的方法的截面图。首先，如图5a所示，在衬底sub上形成器件绝缘膜sti。继而，在衬底sub之上形成第一栅绝缘膜gi1和第二栅绝缘膜gi2。第一栅绝缘膜gi1和第二栅绝缘膜gi2可以由一个相同的步骤形成，或者第一栅绝缘膜gi1可以通过多氧化物方法而形成为厚度大于第二栅绝缘膜gi2的厚度。
继而，在第一栅绝缘膜gi1之上，在第二栅绝缘膜gi2之上以及在器件绝缘膜sti之上形成待作为第一栅极gt1和第二栅极gt2的导电膜。继而，选择性地移除导电膜。由此，形成了第一栅极gt1和第二栅极gt2。另外，还通过该步骤形成电阻器件res。电阻器件res是多晶硅层。多晶硅层通过与形成第一栅极gt1和第二栅极gt2的多晶硅层相同的步骤而形成。
继而，如图5b所示，例如，通过使用热cvd方法或者ald方法，在衬底sub之上、器件隔离膜sti之上、第一栅极gt1的侧边和上表面之上、第二栅极gt2的侧边和上表面之上以及电阻器件res的侧边和上表面之上形成偏移间隔体膜ofs。
继而，如图6a所示，偏移间隔体膜ofs的位于dram区域dr中的部分被第一电阻膜pr1覆盖。继而，通过使用第一电阻膜pr1作为掩模来各向异性地刻蚀偏移间隔体膜ofs。由此，在位于衬底sub之上以及位于逻辑区域ldc中的器件隔离膜sti之上的部分处、位于电阻形成区域re中的电器隔离膜sti之上的部分处、位于栅极gt2之上的部分处以及位于电阻器件res之上的部分处移除偏移间隔体膜ofs。由此，形成了第一偏移间隔体膜ofs1和第二偏移间隔体膜ofs2。另外，电阻器件res的侧边也被偏移间隔体膜ofs覆盖。
通过刻蚀器件隔离膜sti的位于dram区域dr与逻辑区域lgc之间的边界处的部分来形成阶梯dl，并且使得衬底sub的位于逻辑区域lgc中的上表面部分低于衬底sub的位于dram区域dr中的上表面部分。另外，使得器件隔离膜sti的位于电阻形成区域re中没有被电阻器件res覆盖的上表面部分低于被电阻器件res覆盖的部分。在方向z上，使得衬底sub没有被第一栅极gt1、第二栅极gt2、第一偏移间隔体膜ofs1和第二偏移间隔体膜ofs2覆盖的表面位置低于衬底sub的被第一栅极gt1、第二栅极gt2、第一偏移间隔体膜ofs1和第二偏移间隔体膜ofs2(到衬底sub的侧边)覆盖的部分处的表面位置。
在这一步骤中，由于被第一电阻膜pr1保护而没有刻蚀位于dram区域dr中的衬底sub。因此，位于dram区域dr中的衬底sub没有受到因刻蚀所致的损坏，而结晶度保持如原样般满意。由此，减少了第一晶体管tr1的泄漏电流。
继而，如图6b所示，移除第一电阻膜pr1。
继而，如图7a所示，通过使用第一偏移间隔体膜ofs1和第二偏移间隔体膜ofs2的侧边、器件隔离膜sti、第一栅极gt1和第二栅极gt2作为掩模，将杂质离子注入到衬底sub中。由此，形成了第一ldd层ld1和第二ldd层ld2。
如上所述，由于在各向异性地刻蚀偏移间隔体膜ofs的步骤中，位于dram区域dr中的衬底sub受到第一电阻膜pr1的保护，所以没有刻蚀硅，并且没有形成阶梯。因此，在用于形成第一ldd层ld1的离子注入期间，抑制了第一栅极gt1之下的注入离子的逸出(sneaking)。由此，减少了第一晶体管tr1的泄漏电流。
继而，如图7b所示，在包括衬底sub和期间隔离膜sti之上、偏移间隔体膜ofs1之上、第二偏移间隔体膜ofs2之上和偏移间隔体膜ofs之上的整个表面上以这个顺序形成第一侧壁绝缘膜swl1和第二侧壁绝缘膜swl2。例如通过热cvd方法或者ald方法形成第一侧壁绝缘膜swl1和第二侧壁绝缘膜swl2。
继而，如图8a所示，通过使用各向异性刻蚀来反刻蚀第一侧壁绝缘膜swl1和第二侧壁绝缘膜sw2。由此，形成了第一侧壁sw1和第二侧壁sw2。还在电阻器件res的侧向壁之上形成侧壁sw。
继而，如图8b所示，通过使用第一侧壁sw1、第二侧壁sw2、第一栅极gt1、第二栅极gt2和器件隔离膜sti作为掩模而将离子注入到衬底sub中。由此，形成了第一扩散层sd1和第二扩散层sd2。
在这一步骤中，由于存在第一偏移间隔而没有刻蚀位于dram区域dr中的衬底sub。因此，由于利用满意的结晶度进行刻蚀，所以位于dram区域dr中的衬底sub没有受到损坏。由此，减少了第一晶体管tr1的泄漏电流。
如上所述，在非均值刻蚀侧壁膜的步骤中，由于没有刻蚀衬底sub并且没有形成阶梯，所以在离子注入用于形成第一扩散层sd1期间，抑制了第一栅极gt1之下注入离子的逸出。由此，减少了第一晶体管tr1的泄漏电流。
继而，如图9a所示，在包括第一栅极gt1、第二栅极gt2、电阻器件res、第一侧壁sw1、第二侧壁sw2以及侧壁sw之上的整个表面之上形成硅化物阻挡膜sbl。硅化物阻挡膜sbl例如通过热cvd方法或者ald方法形成。
继而，如图9b所示，硅化物阻挡膜sbl的待保留的区域，也就是不会形成硅化物的区域(例如，电阻器件res)被第二电阻膜pr2覆盖。继而，通过使用第二电阻膜pr1作为掩模来刻蚀硅化物阻挡膜sbl。由此，移除了硅化物阻挡sbl的没有被第二电阻膜pr2覆盖的区域。在硅化物阻挡膜sbl中，部分保留了位于第一侧壁sw1之上的部分和位于第二侧壁sw2之上的部分。
继而，如图10a所示，移除第二电阻膜pr2。
继而，如图10b所示，沉积用于形成硅化物的金属膜(例如，镍)，并且实施热处理。由此，形成了第一硅化物层sld1、第二硅化物层sld2、第三硅化物层sld3和第四硅化物层sld4。继而，移除了没有硅化的保留的金属膜。
继而，形成层间绝缘膜ins1，并且另外，在层间绝缘膜ins1中形成连接孔。继而，在连接孔中掩埋导电膜。由此，形成了接触部cnt1、接触部cnt2和接触部cnt3。
继而，在层间绝缘膜ins2中，位线bt、层间绝缘膜ins3以及过孔va1和过孔va2以前述顺序形成。继而，在层间绝缘膜ins3以及过孔va1和va2之上形成层间绝缘膜ins4。
继而，在层间绝缘膜ins4中形成沟槽，以用于掩埋电容器件con。继而，下电极el1、电容膜cins、上电极el2和上电极el3在沟槽中并且在层间绝缘膜ins4之上以前述顺序形成。继而，移除了位于层间绝缘膜ins4之上的下电极el1、电容膜cins、上电极el2和上电极el3。由此，形成了电容器件con。继而，在层间绝缘膜ins4中掩埋过孔va3。
在该实施方式中，第一侧壁sw1和第二侧壁sw2可以具有单层结构。
另外，第一硅化物层sld1和第三硅化物层sld3可以不如图11所示地形成。在这种情况下，dram区域dr也在图9b所示的步骤中被第二电阻膜pr2覆盖。因此，在dram区域dr中保留了硅化物阻挡sbl。
继而，将描述该实施方式的功能和效果。根据该实施方式，当部分移除偏移间隔体膜ofs以便形成第一偏移间隔体膜ofs1和第二偏移间隔体膜ofs2时，位于dram区域dr之上的衬底sub被第一电阻膜pr1覆盖。因此，没有刻蚀位于dram区域dr中的衬底sub，并且当部分移除偏移间隔体膜ofs时，衬底sub没有受到损坏。
因此，位于逻辑区域lgc中的衬底sub低于位于dram区域dr中的衬底sub。继而，位于dram区域dr中的衬底sub没有受到因蚀刻导致的损坏，而结晶度保持为如原样地满意。由此，减少了第一晶体管tr1的泄漏电流。另外，在用于形成第一ldd层ld1的离子注入期间，可以抑制第一栅极gt1之下的注入离子的逸出。这进一步减少了第一晶体管tr1的泄漏电流。
另外，在该实施方式中，第一硅化物层sld1在第一晶体管tr1的第一扩散层sd1上形成。当形成第一硅化物层sld1时，可以降低接触部cnt1与第一扩散层sd1的接触电阻。另一方面，当形成第一硅化物层sld1时，有必要增加第一扩散层sd1的深度，以便抑制泄漏电流的产生。在第一扩散层sd1变得更深时，用于形成第一扩散层sd1而注入的离子倾向于在第一栅极gt1下方逸出。由于在该实施方式中可以抑制这样的逸出，所以可以在第一晶体管tr1的第一扩散层sd1上形成第一硅化物层sld1。
第二实施方式
图12是示出根据与第一实施方式的图2相对应的第二实施方式的半导体器件sm的配置的截面图。根据该实施方式的半导体器件sm与根据第一实施方式的半导体器件sm的不同仅在于形成外围电路cr的晶体管tr3具有与第二晶体管tr2相同的结构。
具体地，第三晶体管tr3具有充当源极和漏极的第二扩散层sd2。第二扩散层sd2作为漏极通过接触部cnt5和过孔va4的方式耦合至过孔va5。第二扩散层sd2作为源极通过接触部cnt4的方式耦合至位线bt。接触部cnt4和接触部cnt5掩埋在层间绝缘膜ins1中，并且过孔va4穿透层间绝缘膜ins3和ins2。另外，过孔va5掩埋在层间绝缘膜ins4中。
该实施方式也可以提供与第一实施方式相同的效果。
虽然已经参考实施方式具体描述了发明人做出的发明，但是易见的是，本发明不限于这些实施方式，而是可以在不脱离其本质的范围内进行各种修改。例如，在上述实施方式中，虽然已经对第一晶体管tr1形成dram的存储器单元的情况进行了解释，但是易见的是，本发明不限于此，而是还可应用于其他类型的存储器。
另外，本发明不仅可应用于存储器，还可应用于应当减少泄漏电流的电路。特别地，这对于顺序地布置晶体管的情况是有效的。另外，通过如日本未审查专利申请公开号2002-69562所示的改变用于存储器的晶体管与用于逻辑电路的晶体管之间的侧壁的宽度的技术的组合使用，可以获得更加优选的晶体管特性。在这种情况下，第二晶体管tr2的第二侧壁sw2臂第一晶体管tr1的第一侧壁更窄。