每位多单元的非易失性存储器单元的制作方法

本发明涉及半导体存储器技术领域，特别涉及一种单层多晶硅(single-poly)、每位多单元(multi-cellperbit)的非易失性存储器(nonvolatilememory，nvm)器件。

背景技术：

非易失性存储器被广泛应用在各种电子装置，因为即使没有电力供应，它也可以保留已储存的数据数据。根据编程次数的限制，非易失性存储器分为多次可编程(mtp)存储器和一次性可编程(otp)存储器。mtp是可多次读和写的。通常mtp具有用于写入和读取数据的单个电荷存储区(即1位1存储器单元或1cell/bit)。

现有技术的非易失性存储器单元包括用于存储例如电子的电荷的一个浮置栅极晶体管，以及用于使浮置栅极晶体管能够执行相应操作的一个或两个选择晶体管。浮置栅极可以通过用于编程操作和擦除操作的耦合器件来控制。晶体管的状态由捕获于浮动栅极的电荷来定义。

非易失性存储器的一个重要特性是数据保留，它被定义为写入数据在足够程度下持续存在于浮置栅极的时间。通常，导致电荷从浮置栅极消失的泄漏电流应该足够小以使在几年(例如十年)的时间内存储器可以保持使用而不需要重新写入。

但是，随着器件尺寸不断缩小，使得栅极氧化层变得越来越薄。由于电子从浮置栅极到基底的隧穿效应，薄的栅极氧化层会恶化浮置栅极处的电荷损失。重复的编程(pgm)/擦除(ers)操作也会损害存储器的可靠性。随着重写周期的次数超过一预定的范围，编程和擦除状态之间的差异将变得太小而无法被识别，导致耐久性故障(endurancefailure)。因此，所述技术领域仍需要改良的非易失性存储器，使其具备更佳的数据保持特性。

技术实现要素：

本发明的主要目的是提供一种改良的单层多晶硅、每位多单元的非易失性存储器单元，其具有串联的存储单元(storagecell)和较小的存储器单元面积。

根据本发明一实施例公开的一种每位多单元的非易失性存储器(nvm)单元，包括半导体基底，包括通过沟槽隔离区域彼此分开的第一氧化物界定(od)区域、第二氧化物界定(od)区域和第三氧化物界定(od)区域，其中第一、第二和第三od区域彼此平行并沿第一方向延伸，第一od区域位于第二od区域和第三od区域之间。选择晶体管设置在第一od区域上。字线晶体管设置在第一od区域上。多个串联连接的单层多晶硅浮置栅极晶体管设置在选择晶体管和字线晶体管之间。单层多晶硅浮置栅极晶体管设置在第一od区域上。每个单层多晶硅浮置栅极晶体管包括沿第二方向连续地朝向第二od区域延伸并且与设置在第二od区域中的擦除栅极区域相邻的第一浮置栅极延伸部。每个单层多晶硅浮置栅极晶体管包括沿第二方向连续地朝向第三od区域延伸的第二浮置栅极延伸部。第二浮置栅极延伸部电容耦合到第三od区域中的控制栅极区域。

为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合附图详细说明。但是，如下的优选实施方式与附图仅供参考与说明用，并非用来对本发明加以限制。

附图说明

图1绘示出根据本发明的一个实施例的单层多晶硅、每位多单元的非易失性存储器(nvm)单元的示例性布局平面图；

图2是沿着图1的切线i-i’截取的剖面示意图；

图3是沿着图1中的切线ii-ii’截取的剖面示意图；

图4是图1中的单层多晶硅、每位多单元的非易失性存储器单元的等效电路图；

图5例示用于编程、擦除或读取图4中的单层多晶硅、每位多单元的nvm单元的操作条件表；

图6例示本发明另一实施例的单层多晶硅、每位多单元的nvm单元的布局示意图；以及

图7至图9为根据本发明的实施例所例示由图1至图4所示的单层多晶硅、每位多单元的nvm单元组成的非易失性存储器阵列的部分电路图及操作条件示意图。

其中，附图标记说明如下：

具体实施方式

在以下描述中，给出了许多具体细节以提供对本发明的完整理解。然而，对于本领域技术人员显而易见的是，可以在没有这些具体细节的情况下实施本发明。此外，部分的系统配置和工艺步骤，因为是本领域技术人员公知的，所以未详细公开。本发明可应用于其他实施例，并且在不脱离本发明的范围的情况下进行结构、逻辑和电性改变。

同样地，绘示出装置的实施例的附图是半图解的而不是按比例的，并且为了清楚地呈现，在附图中夸大了一些尺寸。而且，在公开和描述多个实施例具有共同的一些特征的情况下，为了便于说明和描述，通常将用相同的附图标记来描述相同或相似的特征。

在本技术领域中，专有名词“氧化物界定(od)区域”(“od”区域有时被称为“氧化物界定”区域或“氧化物定义”区域)通常指基底的硅主表面上除了局部氧化硅(locos)或浅沟槽绝缘(sti)区域之外的区域。专有名词“氧化物界定(od)区域”也通常指“有源区域(activearea)”，即用来形成及操作例如晶体管等主动电路器件的区域。

图1绘示出根据本发明的一个实施例的单层多晶硅、每位多单元的非易失性存储器(nvm)单元的示例性布局平面图。图2是沿着图1的切线i-i’截取的剖面示意图。图3是沿着图1中的切线ii-ii’截取的剖面示意图。图4是图1中的单层多晶硅、每位多单元的非易失性存储器单元的等效电路图。

实施例所示nvm存储器单元结构可以用作多次可编程(mtp)存储单元。应该理解，本发明也可以适用于其他存储器器件或装置。虽然图1至图4示例性的绘示出每位双单元(每位元双存储单元)的nvm单元，但应理解，根据设计要求，串联连接的存储单元的数量可以大于2。

如图1至图4所示，本发明单层多晶硅、每位多单元的nvm单元1是被制作在第一导电型的半导体基底100上，例如p型掺杂硅基底(p-sub)上。在半导体基底100上提供至少三个隔离的氧化物界定(od)区域100a，100b和100c，其由沟槽隔离区域110彼此分离。od区域100a、100b和100c彼此平行并且沿着第一方向或参考x轴延伸。本发明单层多晶硅、每位多单元的nvm单元1是被制作在三个od区域100a、100b和100c上。

根据本发明实施例，本发明单层多晶硅、每位多单元的nvm单元1可以具有相对于想象的中心线s的对称布局。根据本发明实施例，沟槽隔离区域110可以是浅沟槽隔离(sti)区域，但不限于此。

如图1和图3所示，根据本发明实施例，od区域100a形成在第一导电型的离子井101内，例如p型井(pw)，od区域100b形成在第二导电型的离子井102内，例如n型井(nw)，od区域100c形成在第二导电型的离子井103内，例如n型井(nw)。根据本发明实施例，离子井101、102和103的深度可以比sti区域的底部深，但是不限于此。在操作时，半导体基底100被施加一基底电压vp-sub。

如图1、图2和图4所示，根据本发明实施例，单层多晶硅、每位多单元的nvm单元1包括选择晶体管21、字线晶体管22和在选择晶体管21与字线晶体管22之间的两个串联连接的存储单元a和b。根据本发明实施例，例如，所述两个串联连接的存储单元a和b可以是两个串联连接的单层多晶硅浮置栅极晶体管31和32。两个串联连接的存储单元a和b的一端是电耦合到选择晶体管21的一连接端，并且两个串联连接的存储单元a和b的另一端电耦合到字线晶体管22的一连接端。选择晶体管21、字线晶体管22和两个串联连接的存储单元a和b可以直接形成在od区域100a上。

根据本发明实施例，选择晶体管21可以是nmos晶体管，并且可以包括p型井101中的源极掺杂区121、与源极掺杂区121间隔开的共享掺杂区122、在源极掺杂区121和共享掺杂区122之间且靠近半导体基底100的主表面的选择栅极沟道区域210、覆盖选择栅极沟道区域210的选择栅极(sg)212，以及在选择栅极212和选择栅极沟道区域210之间的栅极介电层211。在操作时，选择栅极(sg)212耦合到选择栅极电压vsg。根据本发明实施例，选择栅极(sg)212可以由n⁺掺杂的多晶硅栅极所构成，但不限于此。间隙壁(未示出)可以形成在选择栅极(sg)212的相对侧壁上。

根据本发明实施例，源极掺杂区121和共享掺杂区122可以具有第二导电型。例如，源极掺杂区121和共享掺杂区122可以是n⁺掺杂区。根据本发明实施例，源极掺杂区121可以电耦合到源极线sl。在操作时，源极掺杂区121被施加一源极线电压vsl。

根据本发明实施例，字线晶体管22可以是nmos晶体管并且可以包括p型井101中的共享掺杂区124、与共享掺杂区124间隔开的漏极掺杂区125，在共享掺杂区124和漏极掺杂区125之间且靠近半导体基底100的主表面的沟道区域220、覆盖沟道区域220的字线(wl)222，以及在字线(wl)222和沟道区域220之间的栅极介电层221。在操作时，字线(wl)222耦合到字线电压vwl。根据本发明实施例，字线(wl)222可以由n⁺掺杂的多晶硅栅极所构成，但不限于此。间隙壁(未示出)可以形成在字线(wl)222的相对侧壁上。

根据本发明实施例，共享掺杂区124和漏极掺杂区125可以具有第二导电型。例如，共享掺杂区124和漏极掺杂区125可以是n⁺掺杂区。根据本发明实施例，漏极掺杂区125可以电耦合到位线bl。在操作时，漏极掺杂区125被施加一位线电压vbl。

根据本发明实施例，浮置栅极晶体管31和32直接形成在od区域100a上。浮置栅极晶体管31通过共享掺杂区122串联耦合到选择晶体管21。共享掺杂区122由浮置栅极晶体管31和选择晶体管21共享。根据本发明实施例，浮置栅极晶体管31通过共享掺杂区123串联连接到浮置栅极晶体管32。浮置栅极晶体管32通过共享掺杂区124串联耦合到字线晶体管22。

根据本发明实施例，在共享掺杂区122、123和124上未形成接触器件。

浮置栅极晶体管31包括od区域100a上的浮置栅极(fg)312。根据本发明实施例，浮置栅极312由单层多晶硅组成，例如n⁺掺杂多晶硅。根据本发明实施例，浮置栅极312是单层多晶硅栅极，也就是说，没有额外的栅极层堆叠在浮置栅极312上。浮置栅极晶体管31还包括在浮置栅极(fg)312的一侧的共享掺杂区122，在浮置栅极312与共享掺杂区122相对的另一侧的共享掺杂区123、共享掺杂区122与共享掺杂区123之间的浮置栅极沟道区域310，以及介于浮置栅极312与浮置栅极沟道区域310之间的栅极介质层311。在浮置栅极312的相对侧壁上可以形成间隙壁(未示出)。

浮置栅极晶体管32包括od区域100a上的浮置栅极(fg)322。根据本发明实施例，浮置栅极322由单层多晶硅组成，例如n⁺掺杂多晶硅。根据本发明实施例，浮置栅极322是单层多晶硅栅极，也就是说，在浮置栅极312上不叠加额外的栅极层。浮置栅极晶体管32还包括在浮置栅极(fg)322的一侧的共享掺杂区123、在浮置栅极322与共享掺杂区123相对的另一侧的共享掺杂区124、共享掺杂区123与共享掺杂区124之间的浮置栅极沟道区域320，以及介于浮置栅极322与浮置栅极沟道区域320之间的栅极介电层321。间隙壁(未示出)可以形成在浮置栅极322的相对侧壁上。

根据本发明实施例，浮置栅极晶体管31和32是作为单层多晶硅、每位多单元的nvm单元1的电荷存储器件。浮置栅极晶体管31和32是以同步的方式操作(例如，编程或擦除)。例如，在编程操作后，两个串联连接的浮置栅极晶体管31和32均处于编程状态。在擦除操作后，两个串联连接的浮置栅极晶体管31和32均处于擦除状态。

根据本发明实施例，沟道区域210具有沟道长度l1，沟道区域220具有沟道长度l3，并且浮置栅极沟道区域310、320具有沟道长度l2。根据本发明实施例，l2小于l1或l3。例如，l2可以是l1或l3的50～90％。

根据本发明实施例，浮置栅极晶体管31被设置在紧邻浮置栅极晶体管32的一侧。根据本发明实施例，浮置栅极312、322之间的距离(或间隔)s2小于选择栅极(sg)212与浮置栅极312之间的距离(或间隔)s1或字线(wl)222与浮置栅极322之间的距离s3。

从图1和图3中可以看出，根据本发明实施例，本发明单层多晶硅、每位多单元的nvm单元1还包括浮置栅极延伸部312a和322a，其分别从浮置栅极312和322连续延伸到od区域100b并且邻近于擦除栅极(eg)区域30，其电耦合到擦除线el。从图3中可以看出，浮置栅极延伸部322a穿过位于od区域100a与od区域100b之间的沟槽隔离区域110，并部分地与od区域100b重叠，从而电容耦合至eg区域30。从上方观察时，浮置栅极延伸部322a可呈细长形状并且沿着第二方向或参考y轴延伸。根据本发明实施例，第一方向与第二方向正交。

eg区域30可以包括重掺杂区302，例如与浮置栅极延伸322a相邻的p⁺掺杂区。在例如擦除操作的操作中，重掺杂区302电耦合到擦除线电压(vel)。根据本发明实施例，本发明单层多晶硅、每位多单元的nvm单元1的擦除操作涉及隧穿机制，所述隧穿机制经由浮置栅极延伸部312a和322a同时从浮置栅极312和322移除电子。

根据本发明实施例，本发明单层多晶硅、每位多单元的nvm单元1还包括分别从浮置栅极312和322连续地延伸到od区域100c的浮置栅极延伸部312b和322b，其中od区域100c与od区域100b相对。每个浮置栅极延伸部312b、322b可以包括扩展的头部，电容耦合到od区域100c中的控制栅极(cg)区域40，以便提供更大的耦合比。其中，cg区域40电连接到控制线(cl)。

cg区域40可以包括重掺杂区402，例如与浮置栅极延伸部322b相邻的p⁺掺杂区。在操作时，重掺杂区402被施加一控制线电压vcl。

根据本发明实施例，各单层多晶硅浮置栅极晶体管31和32的阈值电压(vth)小于选择晶体管21的阈值电压或字线晶体管22的阈值电压。

图5例示本发明一实施例用于编程、擦除或读取图4中的单层多晶硅、每位多单元的nvm单元1的操作条件表。例如，在nvm单元1的编程(pgm)操作期间，提供给重掺杂区402的控制线电压vcl是vpp。提供给重掺杂区302的擦除线电压vel是vpp(vcl＝vel＝vpp)。提供给选择晶体管21的选择栅极212的选择栅极电压vsg是vdd。提供给字线晶体管22的字线222的字线电压vwl也是vdd(vsg＝vwl＝vdd)，其中vpp>vdd>0v。提供给选择晶体管21的源极掺杂区121的源极线电压vsl是0v(vsl＝0v)。位线电压vbl是0v(vbl＝0v)。施加到半导体基底100的基底电压vp-sub是0v。在这些条件下，通过fowler-nordheim(fn)隧穿机制将电子注入浮置栅极312和322。

在nvm单元1的擦除(ers)操作期间，提供给重掺杂区402的控制线电压vcl是0v(vcl＝0v)。提供给重掺杂区302的擦除线电压vel是vpp(vel＝vpp)。提供给选择晶体管21的选择栅极212的选择栅极电压vsg是vdd。提供给字线晶体管22的字线222的字线电压vwl也是vdd(vsg＝vwl＝

vdd)，其中vpp>vdd>0v。提供给选择晶体管21的源极掺杂区121的源极线电压vsl是0v(vsl＝0v)。位线电压vbl是0v(vbl＝0v)。施加到半导体基底100的基底电压vp-sub是0v。在这些条件下，通过fn隧穿机制从浮置栅极312和322拉出电子。由于非易失性存储器结构是每位多单元结构，所以存储器阵列的位故障率可以大大降低。

图6例示本发明另一实施例的单层多晶硅、每位多单元的nvm单元的布局示意图，其中相同的区域、层或器件仍沿用相同的数字编号表示。如图6所示，示例性的每位多单元的nvm单元2包括四个串联连接的存储浮置栅极晶体管31～34，在选择晶体管21和字线晶体管22之间形成存储单元a～d的串。浮置栅极晶体管31和32直接形成在od区域100a上。浮置栅极晶体管31通过共享掺杂区122串联耦合到选择晶体管21。共享掺杂区122由浮置栅极晶体管31和选择晶体管21共享。根据本发明实施例，浮置栅极晶体管34通过共享掺杂区124串联耦合到字线晶体管22。

根据本发明实施例，同样地，浮置栅极延伸部312a、322a、332a、342a分别从浮置栅极312、322、332、342连续延伸到od区域100b并且与擦除闸(eg)区域30相邻，其连接到擦除线el。当从上方观察时，浮置栅极延伸部312a、322a、332a、342a可以是细长形状并且沿着第二方向或参考y轴延伸。

浮置栅极延伸部312b、322b、332b、342b分别从浮置栅极321、322、332、342连续地延伸到od区域100b，od区域100b相对于od区域100c。不同于图1中的nvm单元1，各浮置栅极延伸部312b、322b、332b、342b不包括扩大的头部。浮置栅极延伸部312b、322b、332b、342b在从上方观察时具有细长形状并且沿着第二方向或参考y轴延伸。根据本发明实施例，浮置栅极延伸部312b、322b、332b、342b和浮置栅极延伸部312a、322a、332a、342a可具有相同的线宽。

图7至图9为根据本发明的实施例所例示由图1至图4所示的单层多晶硅、每位多单元的nvm单元1组成的非易失性存储器阵列的部分电路示意图。为简化说明，仅显示2单元x2单元的存储器阵列，图中还显示了用于此2单元x2单元的存储器阵列的操作条件。

如图7所示，存储单元unit-1被选择和编程。电压vpp施加到控制线cl<01>。将电压vpp施加到擦除线el<01>。电压vdd施加到选择闸/字线sg/wl<01>，其中vpp>vdd>0v。源极线sl<00>和位线bl<00>接地。施加到半导体基底p-sub的基底电压vp-sub是0v。

对于阵列的同一行上未选定的存储单元unit-2，采用编程禁止(programinhibit)操作条件。电压vpp施加到控制线cl<01>。将电压vpp施加到擦除线el<01>。电压vdd被施加到选择栅极/字线sg/wl<01>。电压vdd被施加到源极线sl<01>和位线bl<01>。施加到半导体基底p-sub的基底电压vp-sub是0v。

对于未选定的存储单元unit-3，电压0v施加到控制线cl<00>。电压0v被施加到擦除线el<00>。电压0v被施加到选择栅极/字线sg/wl<00>。源极线sl<00>和位线bl<00>接地。施加到半导体基底p-sub的基底电压vp-sub是0v。

对于未选择的存储单元unit-4，电压0v施加到控制线cl<00>。电压0v被施加到擦除线el<00>。电压0v被施加到选择栅极/字线sg/wl<00>。电压vdd被施加到源极线sl<01>和位线bl<01>。施加到半导体基底p-sub的基底电压vp-sub是0v。

如图8所示，存储单元unit-1和unit-2被选择和擦除。将电压0v施加到控制线cl<01>。将电压vpp施加到擦除线el<01>。电压vdd施加到选择闸/字线sg/wl<01>，其中vpp>vdd>0v。源极线sl<00>、sl<01>和位线bl<00>、bl<01>接地。施加到半导体基底p-sub的基底电压vp-sub是0v。

对于未选择的存储单元unit-3和unit-4，将电压0v施加到控制线cl<00>。电压0v被施加到擦除线el<00>。电压0v被施加到选择栅极/字线sg/wl<00>。源极线sl<00>、sl<01>和位线bl<00>、bl<01>接地。施加到半导体基底p-sub的基底电压vp-sub是0v。

如图9所示，选择并读取存储单元unit-1。在读取模式操作下，电压0v～vdd(例如0～5v)被施加到控制线cl<01>。电压0v～vdd(例如0～5v)被施加到擦除线el<01>。电压vdd被施加到选择栅极/字线sg/wl<01>。源极线sl<00>接地。电压vdd被施加到位线bl<00>。施加到半导体基底p-sub的基底电压vp-sub是0v。

对于阵列的同一行上的未选择的存储单元unit-2，将电压0v～vdd施加到控制线cl<01>。在擦除线el<01>上施加0v～vdd的电压。电压vdd被施加到选择栅极/字线sg/wl<01>。将电压0v施加到源极线sl<01>和位线bl<01>。施加到半导体基底p-sub的基底电压vp-sub是0v。

对于未选定的存储单元unit-3，电压0v施加到控制线cl<00>。电压0v被施加到擦除线el<00>。电压0v被施加到选择栅极/字线sg/wl<00>。源极线sl<00>接地。电压vdd被施加到位线bl<00>。施加到半导体基底p-sub的基底电压vp-sub是0v。

对于未选择的存储单元unit-4，电压0v施加到控制线cl<00>。电压0v被施加到擦除线el<00>。电压0v被施加到选择栅极/字线sg/wl<00>。源极线sl<01>和位线bl<01>接地。施加到半导体基底p-sub的基底电压vp-sub是0v。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。