半导体结构及其形成方法与流程

本发明是关于一种半导体结构及其形成方法。本发明特别是关于一种包括多个存储单元构成的三维阵列的半导体结构及其形成方法。

背景技术：

为了减少体积、降低重量、增加功率密度、和改善可携带性等理由，三维(3d)半导体结构被发展出来。在一些三维半导体结构的典型工艺中，可形成包括多个层的堆叠在基板上，接着形成多个开口穿过堆叠，并提供用于形成垂直结构的合适材料至开口中。开口和形成于其中的垂直结构典型地具有高深宽比。这可能导致内部应力并从而造成装置的变形(distortion)和失效(failure)。

技术实现要素：

本发明是针对一种半导体结构及其形成方法。根据本发明，能够通过特别的结构设计，减低半导体结构中的应力的影响。

在一些实施例中，提供一种半导体结构。此种半导体结构包括多个次阵列结构，通过多个隔离结构彼此分离。此种半导体结构还包括多个存储单元构成的一三维阵列。该些存储单元包括多个存储单元群，分别设置在次阵列结构中。此种半导体结构还包括多个导电结构。导电结构的每一个包括沿着隔离结构的一延伸方向对应设置在隔离结构的每一个中的多个导电柱。导电柱穿过隔离结构的每一个。导电柱的每一个具有圆形剖面。

在一些实施例中，提供一种半导体结构的形成方法。此种形成方法包括下列步骤。首先，提供一起始结构。起始结构包括通过多个隔离区彼此分离的多个次阵列结构。次阵列结构的每一个包括一堆叠和穿过堆叠的多个主动结构。主动结构的每一个包括一通道层和形成在通道层和堆叠之间的一存储层。形成多个隔离结构分别位于隔离区中。接着，形成多个导电柱于隔离结构中。导电柱穿过隔离结构。导电柱的每一个具有圆形剖面。

为了对本发明的上述及其他方面有更好的了解，下文特举实施例，并配合所附附图详细说明如下：

附图说明

图1a～图1d绘示根据实施例的一例示性半导体结构。

图2绘示用于比较的一传统半导体结构。

图3a～图10b绘示根据实施例的半导体结构的一例示性制造方法。

【符号说明】

100：半导体结构

102：次阵列结构

104：隔离结构

106：基板

108：堆叠

110：导电层

112：绝缘层

114：主动结构

116：通道层

118：存储层

120：绝缘材料

122：导电连接件

126：绝缘衬层

128：绝缘墙

130：导电柱

132：导电芯

134：阻障层

136：导电线

138：导电结构

140：接触元件

142：第一上方导电线

144：接触元件

146：第二上方导电线

200：起始结构

204：隔离区

208：堆叠

210：牺牲层

230：导电结构

252：硬屏蔽层

254：层间介电质层

256：沟槽

258：高介电系数材料层

260：绝缘材料

262：孔洞

264：层间介电质层

a1：箭头

a2：箭头

r1：第一列

r2：第二列

t：等腰三角形

具体实施方式

以下将配合所附附图对于各种不同的实施例进行更详细的说明，所附附图只用于描述和解释目的，而不用于限制目的。为了清楚起见，元件可能并未依照实际比例绘示。此外，可能从某些附图中省略一些元件和/或元件符号。可以预期的是，一实施例中的要素和特征，能够被有利地纳入于另一实施例中，无须进一步的阐述。

根据实施例的一半导体结构包括多个次阵列结构，通过多个隔离结构彼此分离。该半导体结构还包括多个存储单元构成的一三维阵列。该些存储单元包括多个存储单元群，分别设置在次阵列结构中。该半导体结构还包括多个导电结构。导电结构的每一个包括沿着隔离结构的一延伸方向对应设置在隔离结构的每一个中的多个导电柱。该些导电柱穿过隔离结构的该每一个。导电柱的每一个具有圆形剖面。

请参照图1a～图1d，其示出根据实施例的一例示性半导体结构100，其中图1a绘示上视图，图1b绘示沿着图1a中b-b’线的剖视图，图1c绘示沿着图1a中c-c’线的剖视图，图1d绘示透视图，并为了清楚起见而从附图中移除部分元件。如图1a～图1d所示，半导体结构100包括多个次阵列结构102和多个隔离结构104。次阵列结构102通过隔离结构104彼此分离。

根据一些实施例，次阵列结构102的每一个可包括一堆叠108和多个主动结构114，堆叠108设置在半导体结构100的一基板106上，主动结构114穿过堆叠108。堆叠108包括交替堆叠的多个导电层110和多个绝缘层112。主动结构114的每一个包括一通道层116和一存储层118，存储层118设置在通道层116和堆叠108之间。主动结构114的每一个可还包括一绝缘材料120，填充至通道层116所形成的空间中。主动结构114的每一个可还包括一导电连接件122，设置在绝缘材料120上。主动结构114的每一个可具有圆形剖面。在一些实施例中，主动结构114可被形成为圆柱。在一些实施例中，由于工艺限制，主动结构114被形成为倒立圆台。设置在次阵列结构102的每一个中的存储单元群的存储单元，通过堆叠108的导电层110和主动结构114之间的交点来定义。多个次阵列结构102中的存储单元群共同构成存储单元的一三维阵列。

隔离结构104隔离次阵列结构102并定义存储单元的区块。根据一些实施例，由于多个导电柱130设置于其中，隔离结构104的每一个可包括多个绝缘衬层126，分别环绕设置在隔离结构104的每一个中的导电柱130。隔离结构104的每一个可还包括多个绝缘墙128，连接绝缘衬层126。通过这样的配置，能够保证隔离结构104的隔离功能。

半导体结构100包括多个导电结构。导电结构的每一个包括沿着隔离结构104之一延伸方向(附图中为x方向)对应设置在隔离结构104的每一个中的多个导电柱130。该些导电柱130穿过隔离结构104的该每一个。导电柱130的每一个具有圆形剖面。类似于主动结构114，导电柱130可被形成为圆柱，或者可因工艺限制被形成为倒立圆台(也就是，上方部分的一直径大于下方部分的一直径)。导电柱130的每一个包括一导电芯132，具有圆形剖面。导电柱130的每一个可还包括一阻障层134，环绕导电芯132。根据一些实施例，如图1d所示，导电结构的每一个可还包括一导电线136，设置在导电柱130上。导电线136连接导电柱130，以降低导电结构的电阻。导电柱130与其上的导电线136构成一导电结构138。导电结构可为位线结构。主动结构114的每一个的导电连接件122可用于将通道层116耦接至一位线(142)，且导电层110可包括多个字线。能够理解的是，在一些实施例中，导电层110可还包括接地选择线等等。

现在请参照图1a，在一第一列r1中的主动结构114与设置在隔离结构104的其中一个中的导电柱130相邻设置，且在第一列r1中的主动结构114与设置在隔离结构104的该其中一个中的导电柱130可交错配置。在一些实施例中，设置在隔离结构104的该其中一个中的该些导电柱130的其中一个与在第一列r1中的该些主动结构114中的相邻二者可配置为形成等腰三角形t。在一第二列r2中的主动结构114在相对于隔离结构104的该其中一个的一侧与在第一列r1中的主动结构114相邻设置，在第二列r2中的主动结构114与在第一列r1的主动结构114可交错配置，且在第二列r2中的主动结构114与设置在隔离结构104的该其中一个中的导电柱130可彼此对准。

根据实施例，导电柱130形成为具有圆形剖面。这样的导电柱能够通过填充导电材料至孔洞中来形成。由于孔洞具有圆形剖面，应力能够由环绕孔洞的绝缘材料均匀地从所有方向提供，从而能够减少导电材料的内部应力。由此形成的导电柱130也由绝缘材料均匀地从所有方向施加应力，如图1a中的箭头a1所示。这有利于结构的稳定。

相对于此，如图2所示，在传统的半导体结构中，墙状的导电结构230而非导电柱130形成在分离次阵列结构的隔离区中。这样的墙状导电结构能够通过填充导电材料至只被从二个方向施加应力的沟槽中来形成。由此形成的导电结构230只承受来自二个方向的应力，如箭头a2所示，并因为导电材料外部和内部的应力而较容易弯曲或从原本的设计变形。随着堆叠中的层数目的增加和元件尺寸的缩小，这样的应力因沟槽的高深宽比而变强。这样的应力也可能在导电材料的填充质量变好时变强，作为其副作用。弯曲和变形的情形在这类导电结构由钨形成时特别严重，又在堆叠中的导电层也由钨形成时更加严重。然而，由于钨的电阻率低，它仍然是用于形成导电层和导电结构的典型选择。这类导电结构变形的情形可能严重到墙状导电结构之间的宽度差异高达墙状导电结构宽度的约四分之一到约二分之一。弯曲和变形的情形可能进一步造成接触元件的错误落置(mis-landing)，并从而导致例如是位线至最上方的字线的桥接。

而在根据实施例的半导体结构中，形成具有圆形剖面的导电柱取代墙状的导电结构，因此外部应力以更均匀的方式施加，且能够减少来自导电材料的填充的应力。如此一来，便能够避免接触元件的错误落置及其导致的桥接。能够减少装置失效的可能性，并能够提升产品的合格率。如图1a所示的导电柱(130)与相邻列(r1)中的主动结构(114)的交错配置，可进一步地提供半导体结构的工艺容限(processwindow)。

根据一些实施例，半导体结构100可还包括其他元件，如图1d所示。在一些实施例中，半导体结构100还包括多个接触元件140和多个第一上方导电线142。接触元件140设置在主动结构114上，例如位于导电连接件122上，以耦接主动结构114至可以是位线的第一上方导电线142。在一些实施例中，半导体结构100还包括一接触元件144和一第二上方导电线146。接触元件144设置在导电结构138上，例如位于导电线136上，以耦接可以是位线结构的导电结构138至第二上方导电线146。如图1d所示，在一些实施例中，导电柱130的一排列方向相同于导电线136的一延伸方向，并垂直于第一上方导电线142和第二上方导电线146的一延伸方向。

根据实施例的一半导体结构的形成方法可包括下列步骤。首先，提供一起始结构。起始结构包括通过多个隔离区彼此分离的多个次阵列结构。次阵列结构的每一个包括一堆叠和穿过堆叠的多个主动结构。主动结构的每一个包括一通道层和形成在通道层和堆叠之间的一存储层。接着，形成多个隔离结构分别位于隔离区中。之后，形成多个导电柱于隔离结构中。导电柱穿过隔离结构。导电柱的每一个具有圆形剖面。

请参照图3a～图10b，其示出根据实施例的一例示性形成方法，其中标示为「a」的附图绘示上视图，标示为「b」的附图绘示沿着标示为「a」的附图中b-b’线的对应剖视图。

如图3a～图3b所示，提供一起始结构200。起始结构200包括通过多个隔离区204彼此分离的多个次阵列结构102。次阵列结构102的每一个包括一堆叠208和穿过堆叠208的多个主动结构114。主动结构114的每一个包括一通道层116和形成在通道层116和堆叠208之间的一存储层118。如上所述，主动结构114的每一个可还包括填充至通道层116所形成的空间中的一绝缘材料120和形成在绝缘材料120的一导电连接件122。在一些实施例中，如图3a～图3b所示，起始结构200的堆叠208包括交替堆叠的多个牺牲层210和多个绝缘层112。牺牲层210可由氮化物形成。绝缘层112可由氧化物形成。在一些实施例中，起始结构200可还包括一硬屏蔽层252形成在堆叠208上，而主动结构114也穿过硬屏蔽层252。

如图4a～图4b所示，可选择性地形成一层间介电质层254在图3a～图3b所示的起始结构200上。接着，将形成隔离结构104在隔离区204中。如图4a～图4b所示，隔离结构104的形成可包括先形成多个沟槽256分别位于隔离区204中。沟槽256可通过刻蚀来形成。

如图5a～图5b所示，能够通过沟槽256以多个导电层110取代牺牲层210。在一些实施例中，在通过沟槽256移除牺牲层210之后，可形成一高介电系数材料共形地形成至结构上，接着填充用于形成导电层110的导电材料至剩余空间中。如此一来，高介电系数材料层258以包覆导电层110的方式形成。导电层110可由钨形成。

如图6a～图6b所示，可通过沟槽256移除位于隔离区204中的导电层110，例如是通过刻蚀。接着，如图7a～图7b所示，填充一绝缘材料260至沟槽256以及由移除位于隔离区204中的导电层110所形成的空间中，绝缘材料260例如是氧化物。如此一来，便形成多个隔离结构104分别位于隔离区204中。

如图8a～图8b所示，形成多个孔洞262穿过隔离结构104，例如是通过刻蚀。孔洞262的每一个具有圆形剖面。如图9a～图9b所示，形成多个阻障层134分别位于孔洞262的多个侧壁上。接着，以一导电材料填充孔洞262，以形成多个导电芯132分别位于孔洞262中。导电材料可为钨。在一些实施例中，在形成阻障层134之前，可形成多个绝缘衬层126分别位于孔洞262的该些侧壁上，以确保次阵列结构102之间正确地隔离。如此一来，便形成多个导电柱130于隔离结构104中。导电柱130穿过隔离结构104。导电柱130的每一个具有圆形剖面。

在一些实施例中，如图9a所示，在次阵列结构102的每一个中的一第一列r1中的主动结构114与形成在隔离结构104的其中一个中的导电柱130相邻，且在第一列r1中的主动结构114与形成在隔离结构104的该其中一个中的导电柱130交错配置。在一些实施例中，在次阵列结构102的该每一个中的一第二列r2中的主动结构114在相对于隔离结构104的该其中一个的一侧与在第一列r1中的主动结构114相邻，在第二列r2中的主动结构114与在第一列r1中的主动结构114交错配置，且在第二列r2中的主动结构114与形成在隔离结构104的该其中一个中的导电柱130彼此对准。

如图10a～图10b所示，可形成多个导电线136于导电柱130上。导电线136的每一个连接对应形成于隔离结构104的每一个中的导电柱130。在一些实施例中，如图10a～图10b所示，可选择性地形成一层间介电质层264在层间介电质层254上，并形成接触元件140和144穿过层间介电质层264。接触元件140形成在主动结构114上，以耦接主动结构114至例如位线(142)。接触元件144形成在导电线136上，以耦接导电结构至上方导电线(146)。能够理解的是，之后也可进行其他典型用于形成半导体结构(特别是三维垂直通道与非门(nand)存储结构的工艺。

综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更改与修饰。因此，本发明的保护范围当视权利要求所界定者为准。