本发明涉及功率半导体技术领域，尤其涉及一种增加VDMOS沟道密度的蛇形布图结构和布图方法。
背景技术：
目前中低压沟槽栅垂直双扩散金属-氧化物半导体场效应晶体管(VDMOS)的导通电阻主要由沟道电阻、外延电阻、源漏电阻、金属电阻及衬底电阻等几部分组成，其中沟道电阻一般占整个导通电阻的25％～50％不等，外延电阻占整个导通电阻的35％～60％，其余部分电阻总和占整个导通电阻的5％～10％不等。而决定沟道电阻的很大部分因素与沟槽栅的单位面积内密度相关。
沟槽栅VDMOS一般采用多个元胞并联的布图方式实现额定的导通电阻，并联的元胞越多该沟槽VDMOS的导通电阻则越低相应的芯片面积也越大(成本也越高)，为实现在相同额定导通电阻的情况下更小的芯片面积，以实现更低的成本,如何在单位芯片面积内获得尽量大的沟道宽度即更高的沟道密度(降低比导通电阻)变得非常重要。
目前主流的沟槽栅VDMOS的沟道版图包括：如图1所示的条形结构，其由如图2所示的元胞构成；如图3所示的田子形结构和如图4所示的品字形结构，其二者均由如图5所示的元胞构成；如图6所示的六边形的结构，其由如图7所示的元胞构成。
对于不同的结构的设计，其元胞的构成不同，这也决定了单位面积下元胞内沟道密度的不同。在单位长度设定为a，沟槽宽度为0.2a，孔径为0.2a，孔到沟槽距离为0.2a的相同条件下，图1所示的条形结构的沟道密度：元胞沟道周长/元胞面积＝2a/(a*a)＝2/a，图3所示的田子形结构和如图4所示的品字形结构的沟道密度：元胞沟道周长/元胞面积＝2.4a/(a*a)＝2.4/a，图6所示的六边形的结构的沟道密度：元胞沟道周长/元胞面积＝2.078a/(a*0.866a)＝2.4/a。其中沟道周长在图中以粗实线标出。可以看出沟道密度：方形结构＝六边形结构>条形结构，但最大也仅为2.4/a。
为了进一步降低VDMOS的导通电阻，还需要在布图结构上进行进一步改进。
技术实现要素：
本发明的目的是提供一种增加VDMOS沟道密度的蛇形布图结构和布图方法，可以在相同面积内大幅提高沟槽栅的栅宽，即增加沟道的密度，从而达到降低VDMOS比导通电阻的目的。
为此，第一方面，本发明实施例提供了一种增加VDMOS沟道密度的蛇形布图结构，包括沿第一方向和第二方向重复排列的多个元胞：
所述元胞包括：第一沟槽栅、第二沟槽栅、第三沟槽栅和两个接触孔；所述第一沟槽栅与所述第二沟槽栅沿所述第二方向相互平行设置，所述第三沟槽栅为S型，置于所述第一沟槽栅与所述第二沟槽栅之间；一个所述接触孔置于所述第三沟槽栅与所述第二沟槽栅之间，另一个所述接触孔置于所述第三沟槽栅与所述第一沟槽栅之间；其中，所述接触孔至所述第一沟槽栅、第二沟槽栅和第三沟槽栅的间距均不小于第一最小间距；所述第三沟槽栅至所述第一沟槽栅、第二沟槽栅的间距均不小于第二最小间距；
每个元胞的第二沟槽栅与在第一方向上相邻一个元胞的第一沟槽栅为相互重合的同一沟槽栅；所述第一方向与所述第二方向相垂直。
优选的，所述第三沟槽栅包括平行于第一方向设置的第一边、第三边和第五边，以及平行于第二方向设置的第二边和第四边；
所述第二边的两端分别与所述第一边和第三边相接，所述第四边的两端分别与所述第三边和第五边相接；
每个元胞中第三沟槽栅的第五边与在第二方向上相邻一个元胞中第三沟槽栅的第一边相互重合。
优选的，所述元胞的尺寸为1.8a×1.267a；所述第一沟槽栅和第二沟槽栅的尺寸为1.8a×0.2a；所述第三沟槽栅的尺寸为1.8a×0.733a；所述接触孔的尺寸为0.2a×0.2a；所述接触孔到相邻的第一沟槽栅、第三沟槽栅，或相邻的第二沟槽栅、第三沟槽栅的距离分别为0.2a，所述第三沟槽栅到所述第一沟槽栅和第二沟槽栅的距离分别为0.067a。
进一步优选的，所述元胞的沟道密度＝[1.8aX2+(0.2a+a)X2+(0.533a+0.6a+0.533a)X2]/(1.8aX1.267a)＝4.09/a。
第二方面，本发明实施例提供了一种增加VDMOS沟道密度的布图方法，包括：
设定元胞的构成；所述元胞包括第一沟槽栅、第二沟槽栅、第三沟槽栅和两个接触孔；所述第一沟槽栅与所述第二沟槽栅沿所述第二方向相互平行设置，所述第三沟槽栅为S型，置于所述第一沟槽栅与所述第二沟槽栅之间；一个所述接触孔置于所述第三沟槽栅与所述第二沟槽栅之间，另一个所述接触孔置于所述第三沟槽栅与所述第一沟槽栅之间；
基于所述元胞的构成和设计规则确定所述接触孔和所述第三沟槽栅在元胞中第一方向上的位置；其中，所述接触孔至所述第一沟槽栅、第二沟槽栅和第三沟槽栅的间距均不小于第一最小间距；所述第三沟槽栅至所述第一沟槽栅、第二沟槽栅的间距均不小于第二最小间距；
基于所述元胞的重复排列结构和所述设计规则，确定所述接触孔在所述元胞中第二方向上的位置；其中，所述接触孔至所述第三沟槽栅的间距不小于所述第一最小间距；
计算所述元胞的沟道密度，根据计算得到的最优沟道密度确定所述元胞的元胞结构；所述元胞结构包括所述元胞内第一沟槽栅、第二沟槽栅、第三沟槽栅和接触孔的排布位置及尺寸；
将所述元胞沿第一方向和第二方向重复排列，形成所述VDMOS器件的沟槽栅与接触孔的蛇形布图结构；其中所述第一方向上相邻的两个元胞中，第一元胞的第二沟槽栅与第二元胞的第一沟槽栅为相互重合的同一沟槽栅。
优选的，所述元胞的尺寸为1.8a×1.267a；
根据所述设计规则规定的第一最小间距，所述接触孔至所述第一沟槽栅、第二沟槽栅和第三沟槽栅的间距均不小于0.2a；
根据所述设计规则规定的第二最小间距，所述第三沟槽栅至所述第一沟槽栅、第二沟槽栅的间距均不小于0.067a。
进一步优选的，所述确定所述元胞内的最优沟道密度，从而确定所述元胞的元胞结构具体为：
所述确定所述元胞内的最优沟道密度，从而确定所述元胞的元胞结构具体为：
根据所述元胞中单位面积内的沟道周长/单位面积建立计算所述沟道密度的数学方程模型；
依据既定设计规则和所述数学方程模型，确定所述元胞结构，包括：尺寸为1.8a×0.733a的S型第三沟槽栅、1.8a×0.2a的第一沟槽栅和第二沟槽栅、0.2a×0.2a的接触孔，所述接触孔到相邻的第一沟槽栅、第三沟槽栅，或相邻的第二沟槽栅、第三沟槽栅的距离分别为0.2a，所述第三沟槽栅到所述第一沟槽栅和第二沟槽栅的距离分别为0.067a。
本发明实施例提供的一种增加VDMOS沟道密度的蛇形布图结构，在相同面积内大幅提高了沟槽栅的栅宽，即增加沟道的密度，从而达到降低VDMOS比导通电阻的目的。
附图说明
图1为现有技术提供的条形布图结构示意图；
图2为本发明实施例提供的条形布图结构中的元胞结构示意图；
图3为现有技术提供的田子形结构布图结构示意图；
图4为现有技术提供的品字形结构布图结构示意图；
图5为现有技术提供的田子形结构和品字形结构中的元胞结构示意图；
图6为现有技术提供的六边形布图结构示意图；
图7为现有技术提供的六边形布图结构中的元胞结构示意图；
图8为本发明实施例提供的增加VDMOS沟道密度的蛇形布图结构示意图；
图9为本发明实施例提供的元胞结构示意图之一；
图10为本发明实施例提供的元胞结构示意图之二；
图11为本发明实施例提供的增加VDMOS沟道密度的布图方法流程图。
具体实施方式
下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
本发明实施例提供了一种增加VDMOS沟道密度的蛇形布图结构，如图8所示，该布图结构包括沿第一方向(图中所示横向方向)和第二方向(图中所示纵向方向)重复排列的多个元胞：
每个元胞可如图9所示包括：第一沟槽栅11、第二沟槽栅12、第三沟槽栅13和两个接触孔141、142；其中在重复排列的结构中，每个元胞的第二沟槽栅12与在第一方向上相邻一个元胞的第一沟槽栅11为相互重合的同一沟槽栅；因为第二沟槽栅12在元胞内有计入沟道密度计算的沟道宽度，因此按照上述方式规定元胞的构成。同样的，第三沟槽栅13在第二方向上的重复排列也存在同样情况。
第一沟槽栅11与第二沟槽栅12平行设置，第三沟槽栅13为S型置于第一沟槽栅11与第二沟槽栅12之间；第三沟槽栅13具体包括平行于第一方向设置的第一边、第三边和第五边，以及平行于第二方向设置的第二边和第四边；第二边的两端分别与第一边和第三边相接，第四边的两端分别与第三边和第五边相接；每个元胞中第三沟槽栅的第五边与在第二方向上相邻一个元胞中第三沟槽栅的第一边相互重合。
接触孔142置于所述第三沟槽栅13与所述第二沟槽栅12之间；接触孔141置于所述第三沟槽栅13与所述第一沟槽栅11之间其中，接触孔至第一沟槽栅11、第二沟槽栅12和第三沟槽栅13的间距均不小于设计规则规定的第一最小间距；第三沟槽栅13至第一沟槽栅11、第二沟槽栅12的间距均不小于设计规则规定的第二最小间距。
在图9所示的一个优选例子中，元胞的尺寸为1.8a×1.267a；第一沟槽栅11和第二沟槽栅12的尺寸为1.8a×0.2a；第三沟槽栅13的尺寸为1.8a×0.733a；接触孔141和142的尺寸为0.2a×0.2a；接触孔到相邻的第一沟槽栅11、第三沟槽栅13，或相邻的第二沟槽栅12、第三沟槽栅13的距离分别为0.2a，第三沟槽栅13到第一沟槽栅11和第二沟槽栅12的距离分别为0.067a。
例如实际产品中a为1.5um；元胞的尺寸为2.7um×1.9um；第一沟槽栅11和第二沟槽栅12的尺寸为2.7um×0.3um；第三沟槽栅13的尺寸为2.7um×1.1um；接触孔141、142的尺寸为0.3um×0.3um；接触孔到相邻第一沟槽栅11、第二沟槽栅12、第三沟槽栅13的距离分别为0.3um，第三沟槽栅13到第一沟槽栅11和第二沟槽栅12的距离分别为0.1um。
根据元胞中单位面积内的沟道周长/单位面积计算沟道密度，沟道周长为图中粗线条所示出的沟道宽度相加得到。
因此可以得到元胞的沟道密度＝[1.8aX2+(0.2a+a)X2+(0.533a+0.6a+0.533a)X2]/(1.8aX1.267a)＝4.09/a。
由此可见，本发明的沟道密度远大于现有技术中田字型结构、品字形结构及六边形结构的沟道密度。所以本发明的蛇形布图结构，具有更小的比导通电阻。
能够得到本发明的蛇形布图结构的元胞结构并不限于以上图9所示的一种，还可以图10所示的结构所示。
相应的，本发明实施例提供了实现以上布图结构的布图方法，其步骤可以如图11所示，包括如下步骤：
步骤110，设定元胞的构成，包括第一沟槽栅、第二沟槽栅、第三沟槽栅和接触孔；
第一沟槽栅与第二沟槽栅平行设置，第三沟槽栅为S型，置于所述第一沟槽栅与所述第二沟槽栅之间，第三沟槽栅包括平行于第一方向设置的第一边、第三边和第五边，以及平行于第二方向设置的第二边和第四边；第二边的两端分别与第一边和第三边相接，第四边的两端分别与所述第三边和第五边相接；每个元胞中第三沟槽栅的第五边与在第二方向上相邻一个元胞中第三沟槽栅的第一边相互重合。一个接触孔置于第三沟槽栅与第二沟槽栅之间，另一个接触孔置于第三沟槽栅与第一沟槽栅之间。
步骤120，基于元胞的构成和设计规则确定接触孔和第三沟槽栅在元胞中第一方向上的位置；
其中，接触孔至第一沟槽栅、第二沟槽栅和第三沟槽栅的间距均不小于设计规则规定的第一最小间距；第三沟槽栅至第一沟槽栅、第二沟槽栅的间距均不小于设计规则规定的第二最小间距。
步骤130，基于元胞的重复排列结构和设计规则，确定接触孔在元胞中第二方向上的位置；
其中，每个接触孔至第三沟槽栅的间距均不小于第一最小间距。
步骤140，计算元胞的沟道密度，根据计算得到的最优沟道密度确定元胞的元胞结构；
其中，元胞结构包括元胞内第一沟槽栅、第二沟槽栅、第三沟槽栅和接触孔的排布位置及尺寸；
在一个优选的实施例中，元胞的尺寸为1.8a×1.267a；根据设计规则规定的第一最小间距，接触孔至所述第一沟槽栅、第二沟槽栅和第三沟槽栅的间距均不小于0.2a；根据设计规则规定的第二最小间距，第三沟槽栅至第一沟槽栅、第二沟槽栅的间距均不小0.067a。
根据元胞中单位面积内的沟道周长/单位面积建立计算沟道密度的数学方程模型；依据既定设计规则和所述数学方程模型，确定所述元胞结构，包括：尺寸为1.8a×0.733a的S型第三沟槽栅、1.8a×0.2a的第一沟槽栅和第二沟槽栅、0.2a×0.2a的接触孔，接触孔到相邻的第一沟槽栅、第三沟槽栅，或相邻的第二沟槽栅、第三沟槽栅的距离分别为0.2a，第三沟槽栅到第一沟槽栅和第二沟槽栅的距离分别为0.067a。
步骤150，将元胞沿第一方向和第二方向重复排列，形成VDMOS器件的沟槽栅与接触孔的蛇形布图结构；
其中，第一方向上相邻的两个元胞中，第一元胞的第二沟槽栅与第二元胞的第一沟槽栅为相互重合的同一沟槽栅。每个元胞中第三沟槽栅的第五边与在第二方向上相邻一个元胞中第三沟槽栅的第一边相互重合。
因此，在本发明的蛇形布图结构中，元胞的沟道密度＝[1.8aX2+(0.2a+a)X2+(0.533a+0.6a+0.533a)X2]/(1.8aX1.267a)＝4.09/a。
通过本发明实施例提供的增加VDMOS沟道密度的布图方法，能够提高在相同面积内沟槽栅的栅宽，即增加沟道的密度，从而达到降低VDMOS比导通电阻的目的。并且，在获得同等导通电阻情况下，采用本发明的结构占用更小的面积，因此有利于进一步减小芯片面积。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。