散热式齐纳二极管的制作方法

本发明涉及一种抑制装置，且特别关于一种散热式齐纳二极管。

背景技术：

当集成电路元件尺寸微缩至纳米等级，再加上一些电子产品，如笔记本电脑或手机的体积比以前更加轻薄短小，因此对esd冲击的承受能力更为降低。对于这些电子产品，若没有利用适当的esd保护装置来进行保护，则电子产品很容易受到esd的冲击，从而造成电子产品发生系统重新启动，甚至硬件受到伤害而无法复原的问题。目前，所有的电子产品都被要求能通过iec61000-4-2标准的esd测试需求。对于电子产品的esd问题，使用瞬时电压抑制器(tvs)是较为有效的解决方法，让esd能量快速通过tvs予以释放，避免电子产品受到esd的冲击而造成伤害。tvs的工作原理如图1所示，在印刷电路板(pcb)上，瞬时电压抑制器10并联欲保护装置12，当esd情况发生时，瞬时电压抑制器10瞬间被触发，同时，瞬时电压抑制器10亦可提供一低电阻路径，以供瞬时的esd电流进行放电，让esd瞬时电流的能量通过瞬时电压抑制器10得以释放。

在美国专利公开号20130175670中，其公开了一齐纳二极管结构。此齐纳二极管结构包含一第一电极、一第一型半导体层、一第二型半导体层、一第二电极与一绝缘层。第一型半导体层具有第一型掺杂物，其可为n型掺杂物。第二型半导体层具有第二型掺杂物，其可为p型掺杂物。第一电极与第二电极为不同极性的金属电极，例如分别作为阳极与阴极。然而，第二型半导体层在第一型半导体层中不够深。因此，瞬时静电放电电流流经齐纳二极管结构产生集中于齐纳二极管结构的表面的热量，此热能对齐纳二极管结构轻易造成伤害。

因此，本发明针对上述的困扰，提出一种散热式齐纳二极管，以解决上述问题。

技术实现要素：

本发明的主要目的，在于提供一种散热式齐纳二极管，其增加至少一磊晶层以加深并调整崩溃接面的位置，进而提高散热效率。

为达上述目的，本发明提供一种散热式齐纳二极管，其包含属于第一导电型的一重掺杂半导体基板、属于第一导电型的一第一磊晶层、属于第二导电型的一第一重掺杂区与一第二磊晶层。第一磊晶层设于该重掺杂半导体基板上，第一重掺杂区设于第一磊晶层中，并与重掺杂半导体基板相隔。第二磊晶层设于第一磊晶层上，第二磊晶层具有贯穿自身的一第一掺杂区，第一掺杂区属于第二导电型，第一掺杂区接触第一重掺杂区。

在本发明的一实施例中，散热式齐纳二极管更包含一第二重掺杂区，其属于第二导电型或第一导电型，第二重掺杂区设于第一掺杂区中。

在本发明的一实施例中，散热式齐纳二极管更包含至少一第三磊晶层，其设于第一磊晶层与第二磊晶层之间，第三磊晶层具有贯穿自身的一第二掺杂区，第二掺杂区属于第二导电型，第二掺杂区接触第一重掺杂区与第一掺杂区。

在本发明的一实施例中，第三磊晶层属于第二导电型，第三磊晶层的一部分作为第二掺杂区。

在本发明的一实施例中，第三磊晶层属于第一导电型，第二掺杂区为重掺杂区。

在本发明的一实施例中，第二磊晶层属于第二导电型，第二磊晶层的一部分作为第一掺杂区。

在本发明的一实施例中，第二磊晶层属于第二导电型，第一掺杂区为重掺杂井区。

在本发明的一实施例中，第二磊晶层属于第一导电型，第二磊晶层为轻掺杂磊晶层，第一掺杂区为掺杂井区。

在本发明的一实施例中，第二磊晶层属于第一导电型，第一掺杂区为掺杂井区。

在本发明的一实施例中，散热式齐纳二极管更包含一轻掺杂区，其属于第二导电型，轻掺杂区设于第二磊晶层中，以接触第一掺杂区，并环绕第一掺杂区。

在本发明的一实施例中，散热式齐纳二极管更包含一绝缘沟渠，其嵌于第一磊晶层与第二磊晶层中，以接触第一重掺杂区与第一掺杂区，隔离沟渠环绕第二重掺杂区，隔离沟渠的深度等于或深于第一重掺杂区的深度。

附图说明

图1为现有技术中的与欲保护装置连接的瞬时电压抑制器的电路方块图。

图2为本发明的散热式齐纳二极管的第一实施例的结构剖视图。

图3为本发明的散热式齐纳二极管的第二实施例的结构剖视图。

图4为本发明的散热式齐纳二极管的第三实施例的结构剖视图。

图5为本发明的散热式齐纳二极管的第四实施例的结构剖视图。

附图标记说明：10-瞬时电压抑制器；12-欲保护装置；14-重掺杂半导体基板；16-第一磊晶层；18-第一重掺杂区；20-第二磊晶层；22-第二重掺杂区；24-第一掺杂区；26-第三磊晶层；28-第二掺杂区；30-轻掺杂区；32-隔离沟渠。

具体实施方式

本发明的实施例将藉由下文配合相关图式进一步加以解说。尽可能的，于图式与说明书中，相同标号代表相同或相似构件。于图式中，基于简化与方便标示，形状与厚度可能经过夸大表示。可以理解的是，未特别显示于图式中或描述于说明书中的组件，为所属技术领域中具有通常技术者所知的形态。本领域的通常技术者可依据本发明的内容而进行多种的改变与修改。

以下请参阅图2。以下介绍本发明的散热式齐纳二极管的第一实施例，其包含属于第一导电型的一重掺杂半导体基板14、属于第一导电型的一第一磊晶层16、属于第二导电型的一第一重掺杂区18、一第二磊晶层20与属于第二导电型或第一导电型的一第二重掺杂区22，其中重掺杂半导体基板14与第二重掺杂区22作为奥姆接触。第一磊晶层16设于重掺杂半导体基板14上，第一重掺杂区18设于第一磊晶层16中，并与重掺杂半导体基板14相隔。第二磊晶层20设于第一磊晶层16上，第二磊晶层20具有贯穿自身的一第一掺杂区24，第一掺杂区24属于第二导电型，第一掺杂区24接触第一重掺杂区18。第二重掺杂区22设于第一掺杂区24中，崩溃接面位于第一磊晶层16与第一重掺杂区18之间。当第一导电型为p型时，第二导电型为n型。当第一导电型为n型时，第二导电型为p型。因为本发明新增第二磊晶层20以加深并调整崩溃接面的位置，由瞬时静电放电电流所产生的热量分布于整个齐纳二极管中，进而提高散热效率，同时避免齐纳二极管烧毁。

第一实施例有四种状况。

在第一种状况，第二磊晶层20属于第二导电型，且第二磊晶层20的一部分作为第一掺杂区24。

在第二种状况，第二磊晶层20属于第二导电型，且第一掺杂区24为重掺杂井区。与第一种状况相比，作为第一掺杂区24的重掺杂井区能降低齐纳二极管的导通电阻。因此，与第一种状况相比，第二种状况的齐纳二极管能释放较高的静电放电电流。

在第三种状况，第二磊晶层20属于第一导电型，且第二磊晶层20为轻掺杂磊晶层，第一掺杂区24为掺杂井区。因为此轻掺杂磊晶层的存在，崩溃事件不会轻易在第二磊晶层20与第一掺杂区24之间的接口发生，进而稳定崩溃接面的位置。

在第四种状况，第二磊晶层20属于第一导电型，且第一掺杂区24为掺杂井区。

请参阅图3，以下介绍本发明的散热式齐纳二极管的第二实施例。第二实施例与第一实施例差别在于第二实施例包含至少一第三磊晶层26，其设于第一磊晶层16与第二磊晶层20之间。第三磊晶层26具有贯穿自身的一第二掺杂区28。第二掺杂区28属于第二导电型，第二掺杂区28接触第一重掺杂区18与第一掺杂区24。因为本发明新增第三磊晶层26以加深并调整崩溃接面的位置，由瞬时静电放电电流所产生的热量分布于整个齐纳二极管中，进而提高散热效率，同时避免齐纳二极管烧毁。

第二实施例有两种状况。

在第一种状况中，第三磊晶层26属于第二导电型，第三磊晶层26的一部分作为第二掺杂区28。

在第二种状况中，第三磊晶层26属于第一导电型，第二掺杂区28为重掺杂区。与第一种状况相比，作为第二掺杂区28的重掺杂区能降低齐纳二极管的导通电阻。因此，与第一种状况相比，第二种状况的齐纳二极管能释放较高的静电放电电流。

请参阅图4，以下介绍本发明的散热式齐纳二极管的第三实施例。第三实施例与第一实施例差别在于第三实施例更包含一轻掺杂区30，其属于第二导电型，轻掺杂区30设于第二磊晶层20中，以接触第一掺杂区24，并环绕第一掺杂区24。因为此轻掺杂区30的存在，崩溃事件不会轻易在第二磊晶层20与轻掺杂区30之间的接口发生，进而稳定崩溃接面的位置。

请参阅图5，以下介绍本发明的散热式齐纳二极管的第四实施例。第四实施例与第一实施例差别在于第四实施例更包含一隔离沟渠32，其嵌于第一磊晶层16与第二磊晶层20中，以接触第一重掺杂区18与第一掺杂区24。隔离沟渠32由绝缘材料制成。隔离沟渠32环绕第二重掺杂区22。隔离沟渠32的深度等于或深于第一重掺杂区18的深度。因为隔离沟渠32的存在，崩溃事件不会发生在第一重掺杂区18与第一掺杂区24的侧壁，以稳定崩溃接面的位置。

综上所述，本发明增加至少一磊晶层以加深并调整崩溃接面的位置，进而提高散热效率。

以上所述仅为本发明一较佳实施例而已，并非用来限定本发明实施的范围，故举凡依本发明权利要求范围所述的形状、构造、特征及精神所为的均等变化与修饰，均应包括于本发明的保护范围内。