改良式瞬时电压抑制装置的制作方法

本发明涉及一种抑制装置，且特别关于一种改良式瞬时电压抑制装置。

背景技术：

由于集成电路(integratedcircuit)的制作已进入纳米级的工艺水平，芯片内部电晶体的尺寸能够愈做愈小，然而这些芯片确很容易受到静电放电(esd)的冲击而损伤，再加上一些消费性电子产品，如笔记本电脑或手机亦作的比以前更加轻薄短小，对esd冲击的承受能力更为降低。对于这些电子产品，若没有利用适当的esd保护装置来进行保护，则电子产品很容易受到esd的冲击，而造成电子产品发生系统重新启动，甚至硬件受到伤害而无法复原的问题。目前，所有的电子产品都被要求能通过iec61000-4-2标准的esd测试需求。对于电子产品的esd问题，使用瞬时电压抑制器(tvs)是较为有效的解决方法，让esd能量快速通过tvs予以释放，避免电子产品受到esd的冲击而造成伤害。

一般来说，瞬时电压抑制电路如图1所示。在图1中，瞬时电压抑制电路包含三个第一二极管10、三个第二二极管12与一电源箝位组件14，其中电源箝位组件14可为双载子接面晶体管或硅控整流器。当正脉冲发生在输入输出(i/o)埠时，放电电荷流经第一二极管10与电源箝位组件14。当负脉冲发生在输入输出(i/o)埠时，放电电荷流经第二二极管12。请参阅图1、图2与图3。瞬时电压抑制电路包含一p型基板15、一p型重掺杂区16、三个n型重掺杂区18、三个导电接垫20、一n型井区22、一n型重掺杂区24、三个p型重掺杂区26、一n型井区28、一n型重掺杂区30、一p型井区32、一p型重掺杂区34、一p型井区36与一n型重掺杂区38。第一二极管10由n型井区22、n型重掺杂区24与p型重掺杂区26形成，第二二极管12由p型基板15、p型重掺杂区16与n型重掺杂区18形成，电源箝位组件14具有p型井区36与n型重掺杂区38。n型井区28、n型重掺杂区30、p型井区32与p型重掺杂区34形成一护圈(guardring)。导电接垫20作为输入输出埠，n型重掺杂区30电性连接一高电压端vdd，n型重掺杂区24电性连接电源箝位组件14，导电接垫20分别电性连接n型重掺杂区18，并分别电性连接p型重掺杂区26。p型重掺杂区16与n型重掺杂区38电性连接一低电压端vss。为了缩短连接第一二极管10与电源箝位组件14的导电线，第一二极管10靠近电源箝位组件14，而不是第二二极管12，进而降低导电线的放电路径的阻抗与箝位电压。然而，为了避免闩锁(latch-up)问题发生，护圈位于第一二极管10与电源箝位组件14之间，并占据大的面积。当n型重掺杂区30浮接时，护圈的效果较差，使拴锁现象容易发生。换句话说，n型重掺杂区30必须连接高电压端vdd。然而，考虑其他需求，n型重掺杂区30有时不能连接高电压端vdd。

因此，本发明针对上述的困扰，提出一种改良式瞬时电压抑制装置，以解决其存在的问题。

技术实现要素：

本发明的主要目的，在于提供一种改良式瞬时电压抑制装置，其在不使用护圈(guardring)的前提下，利用第二二极管分开第一二极管与瞬时电压抑制器，进而降低布局面积、增加闩锁路径与避免闩锁事件发生。

为达上述目的，本发明提供一种改良式瞬时电压抑制装置，其包含一半导体基板、一瞬时电压抑制器、至少一第一二极管、至少一导电接垫与至少一第二二极管。瞬时电压抑制器设于半导体基板中，瞬时电压抑制器具有一p型箝位区与位于p型箝位区的一n型重掺杂箝位区，n型重掺杂箝位区接地。第一二极管设于半导体基板中，第一二极管的第一阳极接地，且电性连接n型重掺杂箝位区，第一阳极相距n型重掺杂箝位区有一第一最短距离。导电接垫设于半导体基板上，且电性连接第一二极管的第一阴极，导电接垫相距n型重掺杂箝位区有一第二最短距离，第二最短距离大于第一最短距离。第二二极管设于半导体基板中，第二二极管的第二阳极电性连接至少一导电接垫，第二二极管的第二阴极电性连接瞬时电压抑制器，第二阳极相距n型重掺杂箝位区有一第三最短距离，第三最短距离大于第二最短距离。

在本发明的一实施例中，半导体基板为n型基板，p型箝位区为p型井区。第一二极管更包含一p型井区、一第一n型重掺杂区与一第一p型重掺杂区。p型井区设于半导体基板中，第一n型重掺杂区设于p型井区，第一n型重掺杂区作为第一阴极。第一p型重掺杂区设于p型井区中，第一p型重掺杂区作为第一阳极。第二二极管更包含一第二n型重掺杂区与一第二p型重掺杂区。第二n型重掺杂区设于半导体基板中，第二n型重掺杂区作为第二阴极。第二p型重掺杂区设于半导体基板中，第二p型重掺杂区作为第二阳极。

在本发明的一实施例中，半导体基板为p型基板，半导体基板的部分作为p型箝位区。第一二极管更包含一第一n型重掺杂区与一第一p型重掺杂区。第一n型重掺杂区设于半导体基板中，第一n型重掺杂区作为第一阴极。第一p型重掺杂区设于半导体基板中，第一p型重掺杂区作为第一阳极。第二二极管更包含一n型井区、一第二n型重掺杂区与一第二p型重掺杂区。n型井区设于半导体基板中，第二n型重掺杂区设于n型井区，第二n型重掺杂区作为第二阴极。第二p型重掺杂区设于n型井区，第二p型重掺杂区作为第二阳极。

在本发明的一实施例中，第二阴极通过二电源总线电性连接瞬时电压抑制器，电源总线沿半导体基板的边缘设置。每一电源总线的宽度为至少20微米(μm)。

附图说明

图1为现有技术的瞬时电压抑制电路的示意图。

图2为图1的瞬时电压抑制电路的电路布局示意图。

图3为图2的沿a-a’线的结构剖视图。

图4为本发明的改良式瞬时电压抑制装置的第一实施例的电路布局示意图。

图5为图4的沿b-b’线的结构剖视图。

图6为本发明的改良式瞬时电压抑制装置的第二实施例的电路布局示意图。

图7为图6的沿c-c’线的结构剖视图。

图8为本发明的改良式瞬时电压抑制装置的第三实施例的电路布局示意图。

图9为本发明的改良式瞬时电压抑制装置的第四实施例的电路布局示意图。

附图标记说明：10-第一二极管；12-第二二极管；14-电源箝位组件；15-p型基板；16-p型重掺杂区；18-n型重掺杂区；20-导电接垫；22-n型井区；24-n型重掺杂区；26-p型重掺杂区；28-n型井区；30-n型重掺杂区；32-p型井区；34-p型重掺杂区；36-p型井区；38-n型重掺杂区；40-半导体基板；42-瞬时电压抑制器；44-第一二极管；46-导电接垫；48-第二二极管；50-p型箝位区；52-n型重掺杂箝位区；54-第一n型重掺杂区；56-第一p型重掺杂区；58-n型井区；60-第二n型重掺杂区；62-第二p型重掺杂区；64-电源总线；66-p型井区；68-第一n型重掺杂区；70-第一p型重掺杂区；72-第二n型重掺杂区；74-第二p型重掺杂区。

具体实施方式

本发明的实施例将藉由下文配合相关图式进一步加以解说。尽可能的，于图式与说明书中，相同标号代表相同或相似构件。于图式中，基于简化与方便标示，形状与厚度可能经过夸大表示。可以理解的是，未特别显示于图式中或描述于说明书中的组件，为所属技术领域中具有通常技术者所知的形态。本领域的通常技术者可依据本发明的内容而进行多种的改变与修改。

以下请参阅图4与图5，以介绍本发明的改良式瞬时电压抑制装置的第一实施例，其包含一半导体基板40、一瞬时电压抑制器42、至少一第一二极管44、至少一导电接垫46与至少一第二二极管48。在第一实施例中，以一第一二极管44、一导电接垫46与一第二二极管48为例。瞬时电压抑制器42设于半导体基板40中，瞬时电压抑制器42具有一p型箝位区50与位于p型箝位区50中的一n型重掺杂箝位区52，n型重掺杂箝位区52接地。举例来说，瞬时电压抑制器42可为硅控整流器或双载子接面晶体管。第一二极管44设于半导体基板40中，第一二极管44的第一阳极接地，并电性连接n型重掺杂箝位区52。第一阳极相距n型重掺杂箝位区52有一第一最短距离d1。导电接垫46设于半导体基板40上，并电性连接第一二极管44的第一阴极。导电接垫46相距n型重掺杂箝位区52有一第二最短距离d2，第二最短距离d2大于第一最短距离d1。第二二极管48设于半导体基板40中，第二二极管48的第二阳极电性连接导电接垫46，第二二极管48的第二阴极电性连接瞬时电压抑制器42。第二阳极相距n型重掺杂箝位区52有一第三最短距离d3，第三最短距离d3大于第二最短距离d2。

具体而言，半导体基板40为p型基板，半导体基板40的部分作为p型箝位区50。第一二极管44更包含一第一n型重掺杂区54与一第一p型重掺杂区56。第二二极管48更包含一n型井区58、一第二n型重掺杂区60与一第二p型重掺杂区62。第一n型重掺杂区54设于半导体基板40中，第一n型重掺杂区54作为第一阴极。第一p型重掺杂区56设于半导体基板40中，第一p型重掺杂区56作为第一阳极。n型井区58设于半导体基板40中，第二n型重掺杂区60设于n型井区58中，且第二n型重掺杂区60作为第二阴极。第二p型重掺杂区62设于n型井区58中，且第二p型重掺杂区62作为第二阳极。第二二极管48的第二阴极经由二电源总线64电性连接瞬时电压抑制器42，且电源总线64沿着半导体基板40的边缘设置。举例来说，当瞬时电压抑制器42为npn双载子接面晶体管时，第二二极管48的第二阴极经由电源总线64电性连接瞬时电压抑制器42的n型重掺杂箝位区52。当瞬时电压抑制器42为硅控整流器时，第二二极管48的第二阴极经由电源总线64电性连接瞬时电压抑制器42的p型重掺杂区。此外，每一电源总线64具有至少20微米(μm)的宽度，使对应第二二极管48的箝位电压与放电路径得以减少。在第一实施例，第一二极管44与导电接垫46分隔第二二极管48的第二阳极与n型重掺杂箝位区52，以增加闩锁路径，使寄生组件不容易导通，进而避免闩锁事件的发生。由于闩锁事件不会发生，故传统护圈(guardring)可以移除，且高电压端也可以不用使用。还有，因为半导体基板40经由第一二极管44的第一阳极接地，所以半导体基板40就像护圈一样，可节省电路布局的面积。

以下请参阅图6与图7，以介绍本发明的改良式瞬时电压抑制装置的第二实施例，第二实施例与第一实施例差别在于半导体基板40、第一二极管44与第二二极管48。在第二实施例中，半导体基板40为n型基板，p型箝位区50为p型井区，第一二极管44更包含一p型井区66、一第一n型重掺杂区68与一第一p型重掺杂区70，第二二极管48更包含一第二n型重掺杂区72与一第二p型重掺杂区74。p型井区66设于半导体基板40中。第一n型重掺杂区68设于p型井区66中，第一n型重掺杂区68作为第一阴极。第一p型重掺杂区70设于p型井区66中，第一p型重掺杂区70作为第一阳极。第二n型重掺杂区72设于半导体基板40中，第二n型重掺杂区72作为第二阴极。第二p型重掺杂区74设于半导体基板40中，第二p型重掺杂区74作为第二阳极。在第二实施例中，第一二极管44与导电接垫46分隔第二二极管48的第二阳极与n型重掺杂箝位区52，以增加闩锁路径，使寄生组件不容易导通，进而避免闩锁事件的发生。由于闩锁事件不会发生，故传统护圈(guardring)可以移除，且高电压端也可以不用使用。还有，因为p型井区66经由第一二极管44的第一阳极接地，故p型井区66就像护圈一样，可节省电路布局的面积。

以下请参阅图8，以介绍本发明的改良式瞬时电压抑制装置的第三实施例，第三实施例与第一实施例差别在于第一二极管44、导电接垫46与第二二极管48的数量。在第三实施例中，有多个第一二极管44、多个导电接垫46与多个第二二极管48。所有第一二极管44的位置分别对应所有第二二极管48的位置，且分别对应所有导电接垫46的位置。每一第二二极管48电性连接两条电源总线64。

以下请参阅图9，以介绍本发明的改良式瞬时电压抑制装置的第四实施例，第四实施例与第二实施例差别在于第一二极管44、导电接垫46与第二二极管48的数量。在第四实施例中，有多个第一二极管44、多个导电接垫46与多个第二二极管48。所有第一二极管44的位置分别对应所有第二二极管48的位置，且分别对应所有导电接垫46的位置。每一第二二极管48电性连接两条电源总线64。

综上所述，本发明在不使用护圈(guardring)的前提下，利用第二二极管分开第一二极管与瞬时电压抑制器，进而降低布局面积、增加闩锁路径与避免闩锁事件发生。

以上所述仅为本发明一较佳实施例而已，并非用来限定本发明实施的范围，故举凡依本发明权利要求范围所述的形状、构造、特征及精神所为的均等变化与修饰，均应包括于本发明的保护范围内。