三极管及其制作方法与流程

本发明涉及半导体技术领域，尤其是一种三极管及其制作方法。

背景技术：

三极管也称双极型晶体管，其包括基区、发射区和集电区，当基区注入较小的电流时，在发射区和集电区之间会形成较大的电流，这就是三极管的电流放大效应。在三极管中，电子和空穴同时参与导电。单个三极管的体积小、重量轻、耗电少、寿命长、可靠性高，因此三极管被广泛应用于广播、电视、通讯、雷达、计算机、自控装置、电子仪器、家用电器等领域，起放大、振荡、开关等作用。

在一般的三极管的制作方法中，会在所述外延层的上表面生长第一介质层，对所述第一介质层进行贯穿刻蚀以形成第一窗口；通过所述第一窗口在所述外延层的上表面沉积本征多晶硅层，之后对所述本征多晶层进行注入并形成掺杂第一导电类型的杂质的掺杂多晶硅层；在所述掺杂多晶硅层的上表面生长氧化层；光刻并贯穿刻蚀所述氧化层和所述掺杂多晶硅层，形成第二窗口。在上述步骤中，为了避免形成的三极管的发射极和基极短路，则必须保证在形成的所述第二窗口内的所述掺杂多晶硅层被完全刻蚀掉。通常，为了完全去除所述第二窗口内的所述掺杂多晶硅层，需要对所述掺杂多晶硅层进行过刻蚀，即刻蚀的深度略大于所述掺杂多晶硅层的厚度。由于所述掺杂多晶硅层直接与所述外延层连接，在过刻蚀所述掺杂多晶硅层的过程中不可避免地对所述外延层造成刻蚀损伤。通过所述第二窗口对所述外延层进行注入并形成位于所述外延层内的第一导电类型的基区；进行第一次高温热处理，所述掺杂多晶硅层中的所述第一导电类型的杂质向所述外延层扩散并在所述外延层内形成连接所述基区的第一导电类型的基区接触区；通过所述第二窗口在所述基区的上表面沉积第二介质层，贯穿刻蚀所述第二介质层并形成连接所述掺杂多晶硅层和所述氧化层的侧墙和第三窗口。在蚀刻形成所述侧墙时也会对所述外延层造成刻蚀损伤。在上述三极管的制作工程中，无论是过刻蚀所述掺杂多晶硅层还是形成所述侧墙，都会造成发射区-基区界面损伤，从而导致形成的所述三极管的放大系数不稳定、漏电增大等问题。

技术实现要素：

本发明要解决的技术问题是提供一种三极管的制作方法，该方法可有效避免发射区-基区界面损伤，从而提升三极管的放大系数的稳定性及良率。

为解决上述技术问题，本发明采用下述技术方案：该三极管的制作方法包括

s01：提供基片，所述基片包括第一导电类型的衬底、位于所述衬底内且至少部分暴露于所述衬底的上表面的第二导电类型的埋层和位于所述衬底及所述埋层的上表面的第二导电类型的外延层；所述基片上设置有第一区和邻接所述第一区的第二区，在所述第二区内形成有贯穿所述外延层且延伸至所述埋层的第二导电类型的阱区；

s02：在所述外延层的上表面生长第一介质层，对所述第一介质层进行贯穿刻蚀以形成对应所述第一区的窗口；

s03：通过所述窗口对所述外延层进行掺杂并在所述外延层内形成第一导电类型的基区，所述基区位于所述第一区内；

s04：在所述基区的上表面形成掺杂第二导电类型的杂质的掺杂多晶硅层；去除一部分所述掺杂多晶硅层使所述基区的上表面局部裸露以形成位于所述基区的上表面的发射极多晶硅层；

s05：在含氧气氛下进行热驱入，所述发射极多晶硅层中的所述第二导电类型的杂质向所述基区扩散并在所述基区内形成发射区，且同时在裸露的所述基区的上表面及所述发射极多晶硅层的外表面生长氧化层；

s06：刻蚀所述氧化层并仅保留所述氧化层位于所述发射极多晶硅层的外表面的部分；

s07：在所述基区的上表面形成掺杂第一导电类型的杂质的基极多晶硅层；

s08：在所述氧化层、所述基极多晶硅层及所述第一介质层的上表面生长第二介质层；

s09：形成贯穿所述第二介质层和所述氧化层且对应所述发射极多晶硅层的发射极接触孔、贯穿所述第二介质层且对应所述基极多晶硅层的基极接触孔、贯穿所述第二介质层和所述第一介质层且对应所述阱区的集电极接触孔；

s10：形成连接所述发射极多晶硅层的发射极、连接所述基极多晶硅层的基极和连接所述阱区的集电极。

本发明所述三极管的制作方法通过先形成发射极多晶硅层，利用所述发射极多晶硅层对发射区-基区界面进行保护，从而避免在制作三极管的过程中对所述发射区-基区界面造成刻蚀损伤，进而保证所述三极管的放大系数的稳定性。

相应地，本发明还提供一种三极管，该三极管包括：

基片，所述基片包括第一导电类型的衬底、位于所述衬底内且至少部分暴露于所述衬底的上表面的第二导电类型的埋层和位于所述衬底及所述埋层的上表面的第二导电类型的外延层；所述基片上设置有第一区和邻接所述第一区的第二区；

位于所述第二区、贯穿所述外延层且延伸至所述埋层的第二导电类型的阱区；

位于所述第一区且位于所述外延层内的第一导电类型的基区；

位于所述基区内的第二导电类型的发射区；

位于所述外延层的上表面的第一介质层；

贯穿所述第一介质层且对应所述基区的窗口；

位于所述窗口中且连接所述发射区的发射极多晶硅层；

位于所述发射极多晶硅层的外表面的氧化层；

位于所述窗口中且连接所述基区的基极多晶硅层；

位于所述氧化层、所述基极多晶硅层及所述第一介质层的上表面的第二介质层；

贯穿所述第二介质层和所述氧化层且连接所述发射极多晶硅层的发射极、贯穿所述第二介质层且连接所述基极多晶硅层的基极、贯穿所述第二介质层和所述第一介质层且连接所述阱区的集电极接触孔。

本发明所述三极管的射极多晶硅层可以对发射区-基区界面进行保护，从而避免在制作三极管的过程中对所述发射区-基区界面造成刻蚀损伤，进而保证所述三极管的放大系数的稳定性。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明一实施例提供的三极管的制作方法的流程示意图；

图2至图13是本发明一实施例提供的三极管的形成过程的剖面结构示意图；

图14为本发明一实施例提供的三极管的剖面结构示意图。

附图标记说明：

1：基片；a：第一区；b：第二区；10：衬底；11：埋层；20：外延层；21：隔离沟槽；21a：第一隔离沟槽；21b：第二隔离沟槽；22：隔离层；22a：第一隔离层；22b：第二隔离层；23：阱区；23a：第一阱区；23b：第二阱区；30：第一介质层；31：窗口；50：掺杂多晶硅层；70：氧化层；40：基区；81：基区接触区；90：第二介质层；51：发射极多晶硅层；60：发射区；80：基极多晶硅层；101：发射极接触孔；102：基极接触孔；103：集电极接触孔；111：发射极；112：基极；113：集电极。

具体实施方式

本发明主要针对使用传统方法制作三极管的过程中容易对三极管的发射区-基区界面造成刻蚀损伤的问题提供一种解决方案。

为了使本发明的目的、技术方案和有益技术效果更加清晰明白，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

为方便后面的描述，特在此说明：所述第一导电类型可以为n型，那么，所述第二导电类型为p型，反之，所述第一导电类型也可以为p型，相应的，所述第二导电类型为n型。在接下来的实施例中，均以所述第一导电类型为p型及所述第二导电类型为n型为例进行描述，但并不对此进行限定。

请参阅图1，一种三极管的制作方法，其包括如下步骤：

s01：提供基片1，所述基片1包括第一导电类型的衬底10、位于所述衬底10内且至少部分暴露于所述衬底10的上表面的第二导电类型的埋层11和位于所述衬底10及所述埋层11的上表面的第二导电类型的外延层20；所述基片1上设置有第一区a和邻接所述第一区a的第二区b，在所述第二区b内形成有贯穿所述外延层20且延伸至所述埋层11的第二导电类型的阱区23；

s02：在所述外延层20的上表面生长第一介质层30，对所述第一介质层30进行贯穿刻蚀以形成对应所述第一区a的窗口31；

s03：通过所述窗口31对所述外延层20进行掺杂并在所述外延层20内形成第一导电类型的基区40，所述基区40位于所述第一区a内；

s04：在所述基区40的上表面形成掺杂第二导电类型的杂质的掺杂多晶硅层50；去除一部分所述掺杂多晶硅层50使所述基区40的上表面局部裸露以形成位于所述基区40的上表面的发射极多晶硅层51；

s05：在含氧气氛下进行热驱入，所述发射极多晶硅层51中的所述第二导电类型的杂质向所述外延层50扩散并在所述基区40内形成发射区60，且同时在裸露的所述基区40的上表面及所述发射极多晶硅层51的外表面生长氧化层70；

s06：刻蚀所述氧化层70并仅保留所述氧化层70位于所述发射极多晶硅层51的外表面的部分；

s07：在所述基区40的上表面形成掺杂第一导电类型的杂质的基极多晶硅层80；

s08：在所述氧化层70、所述基极多晶硅层80及所述第一介质层30的上表面生长第二介质层90；

s09：形成贯穿所述第二介质层90和所述氧化层70且对应所述发射极多晶硅层51的发射极接触孔101、贯穿所述第二介质层90且对应所述基极多晶硅层80的基极接触孔102、贯穿所述第二介质层90和所述第一介质层30且对应所述阱区23的集电极接触孔103；

s10：形成连接所述发射极多晶硅层51的发射极111、连接所述基极多晶硅层80的基极112和连接所述阱区23的集电极103。

本发明所述三极管的制作方法通过先形成发射极多晶硅层51，利用所述发射极多晶硅层51对发射区-基区界面进行保护，从而避免在后续制作三极管的过程中对所述发射区-基区界面造成刻蚀损伤，进而保证所述三极管的放大系数的稳定性。

下面参照附图，对所述三极管及其制作方法加以详细阐述。

请参阅图2和图3，执行步骤s01：首先提供基片1。在纵向上，所述基片1包括衬底10、位于所述衬底10内且至少部分暴露于所述衬底10的上表面的埋层11和位于所述衬底10及所述埋层11的上表面的外延层20。所述纵向为所述基片1的厚度方向。在横向上，所述基片1上设置有第一区a和邻接所述第一区a的第二区b。所述横向为所述基片1的宽度方向。在本实施例中，所述基片1包括一个所述第一区a和两个所述第二区b，所述第一区a位于所述基片1的中间位置，所述第二区b位于所述第一区a的两侧。

具体地，所述衬底10作为三极管的载体，主要起到支撑的作用。在本实施例中，所述衬底10为硅衬底，硅为最常见、低廉且性能稳定的半导体材料，其可有效降低成本并提升良率。在其他实施方式中，所述衬底10的材质还可以为碳化硅、锗或者锗硅等。详细地，在本实施例中所述衬底10为第一导电类型。在本实施例中，所述第一导电类型为p型，因此所述衬底10为p型半导体。在其他实施例中，所述第一导电类型也可以为n型，因此，所述衬底10即为n型半导体。所述p型衬底10可以通过硅掺杂硼、铝、铟等元素形成，在此不作限定。更详细地，所述衬底10为轻掺杂的半导体。在本实施例中，所述p型衬底10为掺杂较低浓度的p型杂质的p-衬底10。

进一步，在所述衬底10内形成埋层11。所述埋层11至少部分暴露于所述衬底10的上表面。详细地，所述埋层11为第二导电类型。在本实施例中，所述第二导电类型为n型，因此所述埋层11为n型半导体。在其他实施例中，所述第二导电类型也可以为p型，因此，所述埋层11则为p型半导体。

具体地，在本实施例中，所述n型埋层11可以通过在所述衬底10中掺杂磷、砷、锑等元素形成，在此不作限定。所述掺杂方式包括热扩散和离子注入。在本实施例中优选采用离子注入的方式。所述离子注入具有纯度高，均匀度好，能精确控制注入剂量和深度，温度较低，不易发生热缺陷，能够利用光刻胶或金属作为掩膜进行选择性区域注入等多重优点。更具体地，形成所述埋层11包括以下步骤：在所述p型衬底10的上表面覆盖一层光刻胶层(图未示)，之后采用具有所述埋层11图形的掩膜版作为掩膜对所述光刻胶层进行曝光，再进行显影，在所述光刻胶层上形成与所述埋层11图形一致的窗口(图未示)；以所述光刻胶层作为掩膜，采用离子注入的方式从所述光刻胶层的窗口对所述p型衬底10进行局部掺杂，并使得所述p型衬底10局部区域反型成为n型，即形成所述n型埋层11。

更进一步，在所述衬底10及所述埋层11的上表面生长外延层20。在本实施例中，所述外延层20优选为硅外延层。详细地，所述外延层20为第二导电类型。在本实施例中，所述第二导电类型为n型，因此所述外延层20为n型半导体。在其他实施例中，所述第二导电类型也可以为p型，因此，所述外延层20则为p型半导体。所述n型外延层20可以通过硅掺杂磷、砷、锑等元素形成，在此不作限定。更详细地，所述外延层20为轻掺杂的半导体。在本实施例中，所述n型外延层20为掺杂低浓度的n型杂质的n-外延层20。轻掺杂的目的是保证所述外延层20具有较大的电阻值以使得其可以承受较大的电压，从而提升所述三极管的击穿电压。

具体地，采用外延方法在所述衬底10及所述埋层11的上表面生长所述外延层20。所述外延方法包括沉积工艺，所述沉积工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。优选的，在本实施例中使用化学气相沉积在所述衬底10及所述埋层11的上表面形成所述外延层20。

再进一步，通过刻蚀在所述第二区b内形成隔离沟槽21，所述隔离沟槽21贯穿所述外延层20和所述埋层11且所述隔离沟槽21的底部延伸至所述衬底10内。在本实施例中，所述隔离沟槽21包括第一隔离沟槽21a和第二隔离沟槽21b，所述第一隔离沟槽21a和所述第二隔离沟槽21b分别位于所述埋层11的两端。之后在所述隔离沟槽21内生长隔离层22。所述隔离层22包括填充在所述第一隔离沟槽21a内的第一隔离层22a和填充在所述第二隔离沟槽21b内的第二隔离层22b。所述隔离层22可以由氧化物，如二氧化硅等组成，也可以由氧化物和多晶硅组成。

再进一步，在所述第二区b内形成阱区23，所述阱区23贯穿所述外延层20且延伸至所述埋层11内。具体地，所述阱区23位于所述隔离沟槽21靠近所述第一区a的一侧。详细地，所述阱区23为第二导电类型。在本实施例中，所述第二导电类型为n型，因此所述阱区23为n型半导体。在其他实施例中，所述第二导电类型也可以为p型，因此，所述阱区23则为p型半导体。在本实施例中，所述n型阱区23可以通过进一步对所述外延层20掺杂磷、砷、锑等元素形成，在此不作限定。在本实施例中，所述阱区23包括第一阱区23a和第二阱区23b，所述第一阱区23a位于所述第一隔离沟槽21a靠近所述第一区a的一侧，所述第二阱区23b位于所述第二隔离沟槽21b靠近所述第一区a的一侧，可以理解，所述第一阱区23a和所述第二阱区23b同时位于所述第一隔离沟槽21a和所述第二隔离沟槽21b之间。

请参阅图4，执行步骤s02：在所述外延层20的上表面生长第一介质层30。所述第一介质层30优选为氧化层。进一步，对所述第一介质层30进行局部贯穿刻蚀以形成窗口31所述窗口31对应所述第一区a。在本实施例中，所述窗口31位于所述第一阱区23a相对所述第一隔离沟槽21a的一侧且位于所述第二阱区23b相对所述第二隔离沟槽21b的一侧，可以理解，所述窗口31位于所述第一阱区23a与所述第二阱区23b之间。

请参阅图5，执行步骤s03：通过所述窗口31对所述外延层20进行局部掺杂，并在所述外延层内形成基区40，所述基区40位于所述第一区a内。详细地，所述基区40为第一导电类型，在本实施例中，所述第一导电类型为p型，因此所述基区40为p型半导体。在其他实施例中，所述第一导电类型也可以为n型，因此，所述基区40即为n型半导体。所述p型基区40可以通过对所述外延层20掺杂硼、铝、铟等元素形成，在此不作限定。

具体地，在本实施例中，所述p型基区40可以通过在所述外延层20中掺杂硼、铝、铟等元素形成，在此不作限定。所述掺杂方式包括热扩散和离子注入。在本实施例中优选采用离子注入的方式从所述窗口31对所述n型外延层20进行局部掺杂，并使得所述外延层20局部区域反型成为p型，即形成所述基区40。

请参阅图6和图7，执行步骤s04：首先，在所述基区40和所述第一介质层30的上表面生长由本征多晶硅组成的第一本征多晶硅层(图未示)。所述本征多晶硅即为未掺杂的多晶硅。具体地，可以采用沉积的方式生长所述第一本征多晶硅层。

进一步，对所述第一本征多晶硅层掺杂第二导电类型的杂质，从而将所述第一本征多晶硅层转化为掺杂多晶硅层50。具体地，在本实施例中，优选采用离子注入的方式对所述第一本征多晶硅层进行掺杂。在本实施例中，第二导电类型为n型，则所述第二导电类型的杂质为n型杂质。在其他实施例中，当所述第二导电类型为p型，则所述第二导电类型的杂质为p型杂质。更优选地，所述n型杂质为砷离子。相较于磷离子，砷离子的扩散系数较小，这样在后续的热驱入工艺过程中砷离子不易发生过扩散导致所述砷离子突破所述基区40，从而使得形成的三极管失效。在离子注入的过程中，杂质的注入剂量优选为1e16-3e16/cm²。还有注入能量受所述掺杂多晶硅层50的厚度影响，通常所述掺杂多晶硅层50越厚，注入能量越高。

更进一步，通过光刻及刻蚀去除一部分所述掺杂多晶硅层50。详细地，去除位于所述第一介质层30的上表面的所述掺杂多晶硅层50及部分位于所述基区40的上表面的所述掺杂多晶硅层50，从而使得所述基区40的上表面局部裸露，同时形成位于所述基区40的上表面的发射极多晶硅层51。可以理解，所述发射极多晶硅层51为未被刻蚀掉的所述掺杂多晶硅层50构成，所述发射极多晶硅层51的组成即为本征多晶硅掺杂第二导电类型的杂质。在本实施例中，优选所述发射极多晶硅层51位于所述基区40的上表面的中间位置。需要说明的是，在刻蚀所述掺杂多晶硅层50以形成所述发射极多晶硅层51时，优选对所述掺杂多晶硅层50进行过刻蚀，即刻蚀的深度大于所述掺杂多晶硅层50的厚度，以完全去除所述基区40的上表面除所述发射极多晶硅层51以外的多晶硅，从而避免形成的三极管的发射极和基极发生短路，但是在该刻蚀的过程并不对造成所述三极管的发射区-基区接触界面的刻蚀损伤，进而保证所述三极管的放大系数的稳定。

请参阅图8，执行步骤s05：在含氧气氛下进行热驱入。所述热驱入的温度优选为950-1050℃。在热驱入过程中，所述基区40内的杂质继续向所述外延层20中扩散，从而使得所述基区40的范围变大；同时，所述发射极多晶硅层51中的所述第二导电类型的杂质向所述基区40扩散，并使得所述基区40的局部区域反型，从而形成位于所述基区40内的第二导电类型的发射区60；同时还有，在高温含氧条件下，在裸露的所述基区40的上表面及所述发射极多晶硅层51的外表面生长氧化层70。在本实施例中，所述氧化层70为二氧化硅层。所述发射极多晶硅层51的外表面指的是所述发射极多晶硅层51的上表面及两侧表面。

请参阅图9，执行步骤s06：通过光刻及刻蚀去除一部分所述氧化层70，使得所述基区40的上表面局部裸露，并保留所述氧化层70位于所述发射极多晶硅层51的外表面的部分。需要说明的是，在刻蚀所述氧化层70时，优选对所述氧化层70进行过刻蚀，即刻蚀的深度大于所述氧化层70的厚度，同样在该刻蚀的过程也不对造成所述三极管的发射区-基区接触界面的刻蚀损伤。

请参阅图10和图11，执行步骤s07：首先，在所述基区40和所述第一介质层30的上表面生长由本征多晶硅组成的第二本征多晶硅层(图未示)。具体地，可以采用沉积的方式生长所述第二本征多晶硅层。

进一步，对所述第二本征多晶硅层掺杂第一导电类型的杂质，从而将所述第二本征多晶硅层转化为基极多晶硅层80。具体地，在本实施例中，优选采用离子注入的方式对所述第二本征多晶硅层进行掺杂。在本实施例中，第一导电类型为p型，则所述第一导电类型的杂质为p型杂质。在其他实施例中，当所述第一导电类型为n型，则所述第一导电类型的杂质为n型杂质。

更进一步，通过光刻及刻蚀去除一部分所述基极多晶硅层80。详细地，去除一部分位于所述第一介质层30的上表面的所述基极多晶硅层80，从而使最终得到的所述基极多晶硅层80位于所述阱区23相对所述隔离沟槽11的一侧。在本实施例中，所述基极多晶硅层80位于所述第一阱区23a与所述第二阱区23b之间。

再进一步，进行热处理，使得所述基极多晶硅层80中的所述第一导电类型的杂质向所述基区40扩散，并在所述基区40内形成基区接触区81，所述基区接触区81的掺杂浓度较所述基区40的掺杂浓度高，所述基区接触区81可以有效降低三极管的基区接触电阻。

请参阅图12，执行步骤s08：在所述氧化层70、所述基极多晶硅层80及所述第一介质层30的上表面生长第二介质层90。所述第二介质层90的作用在于对氧化层70、所述基极多晶硅层80及所述第一介质层30进行隔离保护。详细地，所述第二介质层90为含硼的磷硅玻璃(bpsg)。在其他实施例中，所述第二介质层90可以是不含硼的磷硅玻璃(psg)，也可以是无掺杂的硅玻璃(usg)，还可以是低压淀积氧化硅(lpteos)。

具体地，形成所述第二介质层90包括如下步骤：首先采用化学气相沉积法在所述氧化层70、所述基极多晶硅层80及所述第一介质层30的上表面生长所述第二介质层90；进一步，对所述第二介质层90的上表面进行平坦化处理。详细地，采用化学机械抛光(chemicalmechanicalpolishing,cmp)的方式对所述第二介质层90的上表面进行平坦化处理。化学机械抛光技术将磨粒的机械研磨作用与氧化剂的化学作用有机地结合起来，可实现超精密无损伤表面加工，满足特征尺寸在0.35μm以下的全局平坦化要求。在其他具体实施方式中，也可以采用干法刻蚀的方式对所述第二介质层90的上表面进行平坦化处理。

请参阅图13，执行步骤s09：对应所述发射极多晶硅层51贯穿刻蚀所述第二介质层90和所述氧化层70，从而形成发射极接触孔101；可以理解，所述发射极接触孔101贯穿所述第二介质层90和所述氧化层70且对应所述发射极多晶硅层51。

对应所述基极多晶硅层80贯穿刻蚀所述第二介质层90，从而形成基极接触孔102；可以理解，所述基极接触孔102贯穿所述第二介质层90且对应所述基极多晶硅层80。

对应所述阱区23贯穿刻蚀所述第二介质层90和所述第一介质层30，从而形成集电极接触孔103；可以理解，所述集电极接触孔103贯穿所述第二介质层90和所述第一介质层30且对应所述阱区23。

请参阅图14，执行步骤s10：在所述发射极接触孔101、所述基极接触孔102、所述集电极接触孔103及所述第二介质层90的上表面沉积金属层(图未示)。进一步，刻蚀所述金属层并形成连接所述发射极多晶硅层51的发射极111、连接所述基极多晶硅层80的基极112和连接所述阱区23的集电极113。

请参阅图14，一种三极管，其包括：

基片1，所述基片1包括第一导电类型的衬底10、位于所述衬底10内且至少部分暴露于所述衬底10的上表面的第二导电类型的埋层11和位于所述衬底10及所述埋层11的上表面的第二导电类型的外延层20；所述基片1上设置有第一区a和邻接所述第一区a的第二区b；

位于所述第二区b、贯穿所述外延层20且延伸至所述埋层11的第二导电类型的阱区23；

位于所述第一区a且位于所述外延层20内的第一导电类型的基区40；

位于所述基区40内的第二导电类型的发射区60；

位于所述外延层的上表面的第一介质层30；

贯穿所述第一介质层30且对应所述基区40的窗口31；

位于所述窗口31中且连接所述发射区60的发射极多晶硅层51；

位于所述发射极多晶硅层51的外表面的氧化层70；

位于所述窗口31中且连接所述基区40的基极多晶硅层80；

位于所述氧化层70、所述基极多晶硅层80及所述第一介质层30的上表面的第二介质层90；

贯穿所述第二介质层90和所述氧化层70且连接所述发射极多晶硅层51的发射极111、贯穿所述第二介质层90且连接所述基极多晶硅层80的基极112、贯穿所述第二介质层90和所述第一介质层30且连接所述阱区23的集电极113。

具体地，所述衬底10作为三极管的载体，主要起到支撑的作用。在本实施例中，所述衬底10为硅衬底，硅为最常见、低廉且性能稳定的半导体材料，其可有效降低成本并提升良率。在其他实施方式中，所述衬底10的材质还可以为碳化硅、锗或者锗硅等。详细地，在本实施例中所述衬底10为第一导电类型。在本实施例中，所述第一导电类型为p型，因此所述衬底10为p型半导体。在其他实施例中，所述第一导电类型也可以为n型，因此，所述衬底10即为n型半导体。所述p型衬底10可以通过硅掺杂硼、铝、铟等元素形成，在此不作限定。更详细地，所述衬底10为轻掺杂的半导体。在本实施例中，所述p型衬底10为掺杂较低浓度的p型杂质的p-衬底10。

进一步，所述埋层11为第二导电类型，在本实施例中，所述第二导电类型为n型，因此所述埋层11为n型半导体。在其他实施例中，所述第二导电类型也可以为p型，因此，所述埋层11则为p型半导体。

进一步，在本实施例中，所述外延层20优选为硅外延层。详细地，所述外延层20为第二导电类型。在本实施例中，所述第二导电类型为n型，因此所述外延层20为n型半导体。在其他实施例中，所述第二导电类型也可以为p型，因此，所述外延层20则为p型半导体。所述n型外延层20可以通过硅掺杂磷、砷、锑等元素形成，在此不作限定。更详细地，所述外延层20为轻掺杂的半导体。在本实施例中，所述n型外延层20为掺杂低浓度的n型杂质的n-外延层20。轻掺杂的目的是保证所述外延层20具有较大的电阻值以使得其可以承受较大的电压，从而提升所述三极管的击穿电压。

更进一步，在本实施例中，所述的三极管还包括贯穿所述外延层20和所述埋层11且底部延伸至所述衬底10的隔离沟槽21和位于所述隔离沟槽21内的隔离层22。所述隔离沟槽21位于所述第二区b内，且所述隔离沟槽21位于所述阱区23远离所述第一区a的一侧。在本实施例中，所述隔离沟槽21包括第一隔离沟槽21a和第二隔离沟槽21b，所述第一隔离沟槽21a和所述第二隔离沟槽21b分别靠近所述埋层11的两端。所述隔离层22包括填充在所述第一隔离沟槽21a内的第一隔离层22a和填充在所述第二隔离沟槽21b内的第二隔离层22b。所述隔离层22可以由氧化物，如二氧化硅等组成，也可以由氧化物和多晶硅组成。

进一步，所述阱区23为第二导电类型，在本实施例中，所述第二导电类型为n型，因此所述阱区23为n型半导体。在其他实施例中，所述第二导电类型也可以为p型，因此，所述阱区23则为p型半导体。在本实施例中，所述阱区23位于所述隔离沟槽21的一侧。在本实施例中，所述阱区23包括第一阱区23a和第二阱区23b，所述第一阱区23a位于所述第一隔离沟槽21a的一侧，所述第二阱区23b位于所述第二隔离沟槽21b的一侧，且所述第一阱区23a和所述第二阱区23b同时位于所述第一隔离沟槽21a和所述第二隔离沟槽21b之间。

进一步，所述基区40为第一导电类型，在本实施例中，所述第一导电类型为p型，因此所述基区40为p型半导体。在其他实施例中，所述第一导电类型也可以为n型，因此，所述基区40即为n型半导体。所述p型基区40可以通过对所述外延层20掺杂硼、铝、铟等元素形成，在此不作限定。所述基区40位于所述阱区23相对所述隔离沟槽21的一侧。在本实施例中，所述基区40位于所述第一阱区23a相对所述第一隔离沟槽21a的一侧且位于所述第二阱区23b相对所述第二隔离沟槽21b的一侧，可以理解，所述基区40位于所述第一阱区23a与所述第二阱区23b之间。

更进一步，所述的三极管还包括：位于所述基区40内的基区接触区81。所述基区接触区81为第一导电类型，且所述基区接触区81的掺杂浓度较所述基区40的掺杂浓度高，所述基区接触区81可以有效降低三极管的基区接触电阻。

进一步，所述发射区60为第二导电类型，在本实施例中，所述第二导电类型为n型，因此所述发射区60为n型半导体。在其他实施例中，所述第二导电类型也可以为p型，因此，所述发射区60即为p型半导体。

进一步，所述第一介质层30位于所述外延层20的上表面，且所述第一介质层30同时覆盖所述隔离层22和所述阱区23。所述第一介质层30优选为氧化层。

进一步，所述发射极多晶硅层51位于所述发射区60的上表面。所述发射极多晶硅层51的组成为本征多晶硅掺杂第二导电类型的杂质。在本实施例中，第二导电类型为n型，则所述第二导电类型的杂质为n型杂质。在其他实施例中，当所述第二导电类型为p型，则所述第二导电类型的杂质为p型杂质。更优选地，所述n型杂质为砷离子。

进一步，在本实施例中，所述氧化层70为二氧化硅层。所述发射极多晶硅层51的外表面指的是所述发射极多晶硅层51的上表面及两侧表面。

进一步，所述基极多晶硅层80位于所述基区接触区81的上表面。所述基极多晶硅层80的组成为本征多晶硅掺杂第一导电类型的杂质。在本实施例中，第一导电类型为p型，则所述第一导电类型的杂质为p型杂质。在其他实施例中，当所述第一导电类型为n型，则所述第一导电类型的杂质为n型杂质。

进一步，在本实施例中，所述第二介质层90为含硼的磷硅玻璃(bpsg)。在其他实施例中，所述第二介质层90可以是不含硼的磷硅玻璃(psg)，也可以是无掺杂的硅玻璃(usg)，还可以是低压淀积氧化硅(lpteos)。

以上所述仅为本发明的一个实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。