电阻元件的制作方法

本发明涉及一种电阻元件，特别是涉及一种电阻元件的触点(contact)配置方法。

背景技术：

作为以往的电阻元件，已知一种在薄膜的电阻层上连接金属布线而成的电阻元件(参照专利文献1。)。在专利文献1所记载的电阻元件中，为了将电阻层与金属布线连接，在电阻层上的绝缘膜上开设触点，并埋入金属材料来取得导通。触点受到固定为一定尺寸等的加工规则的制约。在该制约之中，为了减少触点电阻成分的偏差的影响，一般形成大量的触点。

在专利文献1所记载的电阻元件中，配置为：在电阻层的两端，外侧的触点隐蔽于内侧的触点的外侧。然而，电阻层的电阻值由相向的距离最近的内侧的触点之间的间隔决定。因此，即使形成大量的触点，也是在内侧的触点中发生电流集中，另一方面，在外侧的触点中电流成分变少，每个触点的电流成分不均匀。其结果，针对制造偏差的影响、浪涌电流的耐受性变弱。

专利文献1：日本特开2003-249565号公报

技术实现要素：

发明要解决的问题

鉴于上述问题，本发明的目的在于提供一种能够增大有效的触点面积、从而能够抑制每个触点的电流成分的不均匀的电阻元件。

用于解决问题的方案

本发明的一个方式的主旨在于，一种电阻元件，具备：矩形形状的电阻层，其定义出电阻长度方向以及与该电阻长度方向正交的电阻宽度方向；第一外侧触点，其配置于电阻层的沿着电阻长度方向定义的一端侧；第一内侧触点，其配置于一端侧的与第一外侧触点相比在电阻长度方向上靠中心侧的位置；第二外侧触点，其配置于电阻层的沿着电阻长度方向定义的另一端侧；以及第二内侧触点，其配置于另一端侧的与第二外侧触点相比在电阻长度方向上靠中心侧的位置，其中，在电阻长度方向上的对比中，第一内侧触点的配置位置与第二内侧触点的配置位置错开，第一内侧触点与第二外侧触点的至少一部分相向，第二内侧触点与第一外侧触点的至少一部分相向。

发明的效果

根据本发明，能够提供一种能够增大有效的触点面积、从而能够抑制每个触点的电流成分的不均匀的电阻元件。

附图说明

图1是表示本发明的实施方式所涉及的电阻元件的一例的截面图。

图2是表示掺杂多晶硅的温度系数与剂量的关系的曲线图。

图3是表示本发明的实施方式所涉及的电阻元件的一例的俯视图。

图4是本发明的实施方式所涉及的电阻元件的追加了等效电路的截面图。

图5的(a)和图5的(b)是本发明的实施方式所涉及的电阻元件的等效电路。

图6是表示本发明的实施方式所涉及的电阻元件的触点(contact)配置的一例的俯视图。

图7是表示比较例所涉及的电阻元件的触点配置的俯视图。

图8是表示本发明的实施方式所涉及的电阻元件的触点配置的其它一例的俯视图。

图9是表示本发明的实施方式所涉及的电阻元件的应用例的电路图。

图10是用于说明本发明的实施方式所涉及的电阻元件的制造方法的一例的工序截面图。

图11是用于说明本发明的实施方式所涉及的电阻元件的制造方法的一例的继图10之后的工序截面图。

图12是用于说明本发明的实施方式所涉及的电阻元件的制造方法的一例的继图11之后的工序截面图。

图13是用于说明本发明的实施方式所涉及的电阻元件的制造方法的一例的继图12之后的工序截面图。

图14是用于说明本发明的实施方式所涉及的电阻元件的制造方法的一例的继图13之后的工序截面图。

图15是用于说明本发明的实施方式所涉及的电阻元件的制造方法的一例的继图14之后的工序截面图。

图16是用于说明本发明的实施方式所涉及的电阻元件的制造方法的一例的继图15之后的工序截面图。

图17是用于说明本发明的实施方式所涉及的电阻元件的制造方法的一例的继图16之后的工序截面图。

图18是用于说明本发明的实施方式所涉及的电阻元件的制造方法的一例的继图17之后的工序截面图。

图19是用于说明本发明的实施方式所涉及的电阻元件的制造方法的一例的继图18之后的工序截面图。

图20是表示本发明的实施方式的第一变形例所涉及的电阻元件的一例的截面图。

图21是表示本发明的实施方式的第二变形例所涉及的电阻元件的一例的截面图。

附图标记说明

1：半导体衬底；2、2a、2b、2c：第一绝缘膜；3：掺杂多晶硅层；3a、3b：电阻层；3c、3d、3e：辅助膜；4：第二绝缘膜；5：金属膜；5a、5b、5e：第一电极；5c、5f、5g：中继布线；5d：保护环层；6a、6b、6c、6d、6e、6f、6g、6h、6i：触点区域；7：保护膜；7a、7b：开口部；9：第二电极；31：第一端部；32：第二端部；4a、4b、4c、4d、4e、4f、4g：接触孔；61、61a、61b、61c、61d：第一外侧触点；62a、62b、62c、62d：第一内侧触点；63a、63b、63c、63d：第二内侧触点；64、64a、64b、64c、64d：第二外侧触点；101、102：端子。

具体实施方式

下面，参照附图来说明本发明的实施方式。在附图的记载中，对同一或者类似的部分标注同一或者类似的标记，并省略重复的说明。但是，附图是示意性的，存在厚度与平面尺寸的关系、各层的厚度的比例等与实际不同的情况。另外，在附图彼此之间也可能包含尺寸的关系、比例不同的部分。另外，以下所示的实施方式用于例示用于将本发明的技术思想具体化的装置、方法，本发明的技术思想中的结构部件的材质、形状、构造、配置等并不特定为下述的材质、形状、构造、配置。另外，以下的说明中的上下等方向的定义仅是为了便于说明的定义，并不限定本发明的技术思想。例如，如果将对象旋转90°来进行观察则上下变换为左右来称呼，如果将对象旋转180°来进行观察则上下被反转来称呼，这是不言而喻的。

如图1所示，本发明的实施方式所涉及的电阻元件具备低电阻率的半导体衬底1、配置于半导体衬底1上的第一绝缘膜2a、2b以及配置于第一绝缘膜2a、2b上的薄膜的电阻层3a、3b。该电阻元件例如被用作绝缘栅双极型晶体管(igbt)的栅极电阻。

半导体衬底1的厚度例如为350μm左右。作为半导体衬底1，能够使用高浓度地添加有n型杂质的硅衬底等低电阻率的衬底。优选的是，半导体衬底1的电阻成分小到与电阻层3a、3b的电阻成分相比能够忽略的水平。即，优选的是，半导体衬底1的电阻成分为电阻层3a、3b的电阻成分的1/100以下的程度。半导体衬底1的电阻率例如也可以是2mω·cm～60mω·cm左右。此外，作为半导体衬底1，也可以使用高浓度地添加有p型杂质的硅衬底、硅以外的半导体衬底。

作为第一绝缘膜2a、2b，能够使用硅氧化膜(sio2膜)、硅氮化膜(si3n4膜)或者它们的复合膜。作为第一绝缘膜2a、2b，也可以是通过使用了有机硅系化合物的四乙氧基硅烷(teos)气体的化学气相生长(cvd)法等来生成的绝缘膜(teos膜)。第一绝缘膜2a、2b的厚度例如为800nm左右。能够通过使第一绝缘膜2a、2b变厚来降低寄生电容。

电阻层3a、3b的厚度例如为500nm左右，电阻层3a、3b的表面电阻例如为150ω/□左右。能够通过调整电阻层3a、3b的宽度(图1的纵深方向)和长度(图1的左右方向)来控制电阻层3a、3b的电阻值。作为电阻层3a、3b，例如能够使用n型的掺杂多晶硅。能够通过向多晶硅(polysilicon)进行磷(p)等n型杂质的离子注入、利用cvd装置在沉积中添加多晶硅来形成n型的掺杂多晶硅。

优选的是，电阻层3a、3b的温度系数为0ppm/℃以下(换言之，电阻层3a、3b的温度系数为0，或者电阻层3a、3b具有负的温度系数)。由此，能够抑制高温动作时的电阻值的上升。例如，在将本发明的实施方式所涉及的电阻元件应用于igbt的栅极电阻的情况下，能够抑制igbt接通时的损耗。能够通过调整向多晶硅进行杂质的离子注入时的剂量等来控制掺杂多晶硅的温度系数。图2表示通过进行磷(p)的离子注入来形成的n型的掺杂多晶硅的温度系数与剂量的关系。例如，如果将剂量设为7.0×10¹⁵cm^-2以下的程度，则能够使掺杂多晶硅的温度系数成为0ppm/℃以下的程度。此外，电阻层3a、3b的温度系数不必限定为0ppm/℃以下，电阻层3a、3b也可以具有正的温度系数。

此外，电阻层3a、3b也可以是p型的掺杂多晶硅。也能够通过向多晶硅进行硼(b)等p型杂质的离子注入等方法来形成p型的掺杂多晶硅。电阻层3a、3b不限定于掺杂多晶硅，也可以是氮化钽(tanx)等过渡金属的氮化物的膜、按铬(cr)-镍(ni)-锰(mn)的顺序层叠而成的高熔点金属膜的层叠膜。关于电阻层3a、3b，也可以使用银钯(agpd)、氧化钌(ruo2)等的薄膜。此外，虽然与图1示出的构造不同，但也能够利用在半导体表面形成的p型扩散层或者n型扩散层来实现电阻层3a、3b。

第二绝缘膜(层间绝缘膜)4被配置为覆盖第一绝缘膜2a、2b和电阻层3a、3b。第二绝缘膜4的厚度例如为1500nm左右。作为第二绝缘膜4，能够采用被称为所谓“nsg膜”的不含磷(p)、硼(b)的硅氧化膜(sio2膜)、添加有磷的硅氧化膜(psg膜)、添加有硼的硅氧化膜(bsg膜)、添加有磷和硼的硅氧化膜(bpsg膜)或者硅氮化膜(si3n4膜)的单层膜或者选择它们中的多种进行组合所得到的复合膜。例如，能够由层叠了770nm左右的nsg膜和650nm左右的psg膜而成的复合膜来构成第二绝缘膜4。nsg膜具有抑制电阻偏差的功能。另外，psg膜具有确保线接合(wirebonding)的强度的功能。

在第二绝缘膜4上配置有一对第一电极(表面电极)5a、5b以及中继布线5c。一方的第一电极5a位于第一绝缘膜2a的上方，一方的第一电极5a的端部的水平位置与电阻层3a的一端在深度方向上重叠。另一方的第一电极5b位于第一绝缘膜2b的上方，另一方的第一电极5b的端部的水平位置与电阻层3b的一端在深度方向上重叠。中继布线5c以夹在一对第一电极5a、5b之间的方式从第一绝缘膜2a的上方配置到第一绝缘膜2b的上方。

一方的第一电极5a借助触点区域6a来与电阻层3a的一端连接。电阻层3a的另一端借助触点区域6b来与作为中继布线5c的一端(第一端部)的电阻层连接端子连接。另一方的第一电极5b借助触点区域6c来与电阻层3b的一端连接。电阻层3b的另一端借助触点区域6d来与作为中继布线5c的另外的一端(第二端部)的电阻层连接端子连接。作为中继布线5c的另一端(第三端部)的衬底连接端子借助触点区域6e来与半导体衬底1以低接触电阻进行欧姆连接。在半导体衬底1的背面设置有第二电极9。即，电阻层3a、3b借助中继布线5c来与半导体衬底1串联连接，实现了将一方的第一电极5a与第二电极9之间设为电阻体的纵向的电阻元件。

一对第一电极5a、5b以及中继布线5c的厚度例如为3μm左右。例如能够由120nm左右的作为势垒金属(barriermetal)的钛/氮化钛(ti/tin)、3μm左右的铝-硅(al-si)、45nm左右的作为防反射膜的tin/ti的层叠膜来构成一对第一电极5a、5b以及中继布线5c。也可以使用al、al-cu-si、al-cu等al合金等来代替al-si。一对第一电极5a、5b分别构成电极焊盘(pad)。由铝(al)等金属形成的直径为300μm左右的接合线(省略图示)与一对第一电极5a、5b连接。

并且，在第二绝缘膜4上配置有保护环(guardring)层5d。保护环层5d呈环状地配置在构成本发明的实施方式所涉及的电阻元件的芯片的外周部分。保护环层5d借助触点区域6f、6g来与半导体衬底1连接。保护环层5d由与一对第一电极5a、5b以及中继布线5c相同的材料形成。保护环层5d具有防止水分从芯片的侧面侵入的功能。

在一对第一电极5a、5b、中继布线5c以及保护环层5d上配置有保护膜(钝化膜)7。作为保护膜7，例如能够由将teos膜、si3n4膜、聚酰亚胺膜依次层叠而成的复合膜来构成。在保护膜7上设置有开口部7a、7b。一对第一电极5a、5b的从开口部7a、7b暴露的部分成为能够连接接合线的焊盘区域。

在图3中表示本发明的实施方式所涉及的电阻元件的俯视图。从图3的a-a方向观察得到的截面图与图1对应。本发明的实施方式所涉及的电阻元件例如具有以一对第一电极5a、5b与中继布线5c排列的方向为长边方向的矩形形状的平面图案。本发明的实施方式所涉及的电阻元件的芯片尺寸例如为2.8mm×2.5mm左右。如图3所示，配置于左侧的一方的第一电极5a是长度为l1、宽度为w1的矩形的平面图案，配置于右侧的另一方的第一电极5b也呈相似形。一方的第一电极5a与另一方的第一电极5b配置为间隔为s1且相互平行。例如，一对第一电极5a、5b的长度l1为2.0mm左右，宽度w1为0.9mm左右，间隔s1为0.5mm以上的程度。如图3所示，电阻层3a、3b和中继布线5c也具有例如以图3的上下方向为长边方向的矩形的平面图案。

中继布线5c的矩形形状的平面图案设置在穿过芯片的中心c1的直线l2上。而且，电阻层3a、3b、一对第一电极5a、5b以及中继布线5c在平面图案上设置为相对于穿过芯片的中心c1的直线l2呈线对称。即，电阻层3a、3b、一对第一电极5a、5b以及中继布线5c的平面图案相对于芯片的中心c1呈180°旋转对称。由此，在安装本发明的实施方式所涉及的电阻元件时也可以旋转180°来使用，组装作业变得容易。

如图1所示，在半导体衬底1的下表面配置有第二电极(背面电极)9。例如能够利用由金(au)形成的单层膜、以钛(ti)、镍(ni)、金(au)的顺序进行层叠而成的金属膜来构成第二电极9。能够由可焊接材料来构成第二电极9的最外层。第二电极9通过焊接等来固定于金属板(省略图示)等。

图4是对图1示出的本发明的实施方式所涉及的电阻元件的左侧的截面构造重叠了其等效电路所得到的图。一方的第一电极5a与端子101连接，第二电极9与端子102连接。在一方的第一电极5a下形成以第一绝缘膜2a和第二绝缘膜4为电介质的寄生电容cpad。在电阻层3a下形成以第一绝缘膜2a为电介质的寄生电容cpoly。一方的第一电极5a的端部与中继布线5c的端部(电阻层连接端子)之间的以保护膜7为电介质层的寄生电容cpmm小，因此能够忽略。

在图5的(a)中表示图4示出的等效电路。视为电阻层3a下的以第一绝缘膜2a为电介质的寄生电容cpoly与电阻层3a的电阻rpoly并联连接。将寄生电容cpad和寄生电容cpoly合起来如图5的(b)所示那样作为寄生电容cpara。当寄生电容cpara的阻抗比芯片电阻rpoly低时，流过寄生电容cpara的电流ic处于支配地位，产生振荡。因此，需要计算寄生电容cpara，来确认所要求的截止频率。抑制振荡的条件设为以下情况：流过芯片的电流ipad大致等于流过芯片电阻rpoly的电流成分ir。低通滤波器的式子如以下那样：

fc＝1/(2πcpararpoly)……(1)

在此，fc为振荡频率。式(1)能够变形为式(2)。

cpara＝1/(2πfcrpoly)……(2)

通过向式(2)代入振荡频率fc，能够计算出寄生电容cpara。通过设为计算出的寄生电容cpara以下，能够确保流过芯片电阻rpoly的电流成分ir，从而能够抑制振荡。能够通过调整第一绝缘膜2a和第二绝缘膜4的厚度等来控制寄生电容cpara。

接着，参照图6～图8来说明与图1示出的用于将电阻层3a与一方的第一电极5a及中继布线5c连接的触点区域6a、6b部分对应的触点配置。此外，在以下的参照图6～图8的说明中，着眼于电阻层3a来进行说明，但是关于用于将另一方的第一电极5b及中继布线5c与电阻层3b连接的触点区域6c、6d部分的触点配置，也能够采用同样的结构。

在图6～图8的说明中，将测量出图3中定义的一方的第一电极5a的平面图案的长度l1的方向定义为“电阻宽度方向”、将测量出宽度w1的方向定义为“电阻长度方向”来进行说明。电阻长度方向是在图7中用虚线的箭头示出的在电阻层3a中流动的电流成分的主方向，图3示出的间隔s1也是沿着电阻长度方向测量出的。即，“电阻长度方向”是指宏观上来看决定电阻层3a的电阻值的电流流通的主方向。图6的用虚线的箭头示出的电流成分也存在角度的偏差，但是如果分解为矢量成分，则总和上来讲沿着电阻长度方向流通的电流成分大。

如图6所示，在电阻层3a的一端(第一端部)31侧配置有第一外侧触点61a～61d、以及与第一外侧触点61a～61d相比靠电阻层3a的中心侧(内侧)的第一内侧触点62a～62d。第一内侧触点62a～62d均在电阻宽度方向上周期性地排列有多个。第一外侧触点61a～61d均与第一内侧触点62a～62d平行地在电阻宽度方向上周期性地排列有多个。第一内侧触点62a～62d各自的排列位置与第一外侧触点61a～61d各自的排列位置以在电阻宽度方向上的比较中相互不重叠的方式错开为格子状(方格花纹)地配置。

在电阻层3a的沿着电阻长度方向与第一端部31相向的另一端(第二端部)32侧配置有第二外侧触点64a～64d、以及与第二外侧触点64a～64d相比靠电阻层3a的中心侧(内侧)的第二内侧触点63a～63d。第二内侧触点63a～63d均在电阻宽度方向上周期性地排列有多个。第二外侧触点64a～64d均与第二内侧触点63a～63d平行地在电阻宽度方向上周期性地排列有多个。第二内侧触点63a～63d各自的排列位置与第二外侧触点64a～64d各自的排列位置以在电阻宽度方向上的比较中相互不重叠的方式错开为格子状(方格花纹)地配置。

第一内侧触点62a～62d各自的排列位置与第二内侧触点63a～63d各自的排列位置以在电阻宽度方向上的比较中相互不重叠的方式错开配置。沿着电阻长度方向观察，第一内侧触点62a～62d各自的排列位置经由第二内侧触点63a～63d的间隙来与第二外侧触点64a～64d各自的排列位置分别相向。第二内侧触点63a～63d各自的排列位置经由第一内侧触点62a～62d的间隙来与第一外侧触点61a～61d各自的排列位置分别相向。

在图6中，例示了第二内侧触点63a～63d的间隙与第二外侧触点64a～64d的电阻宽度方向上的长度相同的情况，但是也可以互不相同。例如，也可以是，图6示出的第二内侧触点63a～63d的间隙窄，第一内侧触点62a～62d各自的排列位置与第二外侧触点64a～64d各自的排列位置的一部分分别相向。另外，也可以是，图6示出的第二内侧触点63a～63d的间隙宽，在电阻长度方向上存在第二内侧触点63a～63d和第二外侧触点64a～64d均不存在的区域。

同样地，例示了第一内侧触点62a～62d的间隙与第一外侧触点61a～61d的电阻宽度方向上的长度相同的情况，但是也可以互不相同。例如，也可以是，图6示出的第一内侧触点62a～62d的间隙窄，第二内侧触点63a～63d各自的排列位置与第一外侧触点61a～61d各自的排列位置的一部分分别相向。另外，也可以是，图6示出的第一内侧触点62a～62d的间隙宽，在电阻长度方向上存在第一内侧触点62a～62d和第一外侧触点61a～61d均不存在的区域。

优选的是，第一内侧触点62a～62d与第二外侧触点64a～64d相向的电阻长度方向的距离d1等于第二内侧触点63a～63d与第一外侧触点61a～61d相向的电阻长度方向的距离d2。此外，距离d1与距离d2也可以未必相等。例如，距离d1既可以大于距离d2，距离d1也可以小于距离d2。另外，在第一内侧触点62a～62d与第二外侧触点64a～64d的各个对中，距离d1既可以彼此相同，也可以互不相同。另外，在第二内侧触点63a～63d与第一外侧触点61a～61d的各个对中，距离d2既可以彼此相同，也可以互不相同。

在此，在图7中表示比较例所涉及的触点配置。在比较例所涉及的触点配置中，在沿着电阻长度方向观察的情况下，第一端部31侧的第一内侧触点62a～62d和第一外侧触点61a～61d配置为电阻宽度方向上的位置彼此重叠。另外，在沿着电阻长度方向来比较彼此的位置的情况下，第二内侧触点63a～63d和第二外侧触点64a～64d配置在电阻宽度方向上的位置重叠的位置。在电阻长度方向上进行比较的话，第一内侧触点62a～62d与第二内侧触点63a～63d配置于在电阻宽度方向上的位置彼此重叠的位置。

在图7示出的触点配置中，第一内侧触点62a～62d各自的电阻宽度方向上的排列位置与第二内侧触点63a～63d各自的电阻宽度方向上的排列位置在电阻长度方向上相隔地相向。但是，第二外侧触点64a～64d各自的电阻宽度方向上的排列位置被隐蔽于第二内侧触点63a～63d各自的电阻宽度方向上的排列位置的外侧。另外，第一外侧触点61a～61d各自的电阻宽度方向上的排列位置被隐蔽于第一内侧触点62a～62d各自的电阻宽度方向上的排列位置的外侧。在该情况下，如图7中用虚线的箭头所示的那样，在电阻层3a中流通的电流成分不均匀，在电阻长度方向的间隔最小的第一内侧触点62a～62d和第二内侧触点63a～63d的附近容易产生电流集中。

与此相对，根据图6示出的触点配置，能够增大有效的触点面积，来如图6中用虚线的箭头所示的那样使每个触点的电流成分均匀化，从而能够防止触点的电流集中。因而，能够实现电阻值的偏差少且抗浪涌能力强的电阻。

另外，如图8所示，第一外侧触点61和第二外侧触点64也可以是沿电阻宽度方向延伸的线状图案(线图案)。关于第一内侧触点62a～62d和第二内侧触点63a～63d的排列，与图6示出的触点配置相同。在电阻长度方向上观察时，第一内侧触点62a～62d各自的电阻宽度方向上的排列位置经由第二内侧触点63a～63d的间隙来与第二外侧触点64的一部分相向。在电阻长度方向上观察时，第二内侧触点63a～63d各自的电阻宽度方向上的排列位置经由第一内侧触点62a～62d的间隙来与第一外侧触点61的一部分相向。

根据图8示出的触点配置，与图6示出的触点配置同样地，能够增大有效的触点面积，使每个触点的电流成分均匀化，从而能够防止触点的电流集中。因而，能够实现电阻值的偏差少且抗浪涌能力强的电阻。

如图9所示，本发明的实施方式所涉及的电阻元件能够应用于对例如由u相、v相、w相构成的三相电动机进行驱动的逆变器(inverter)模块100。逆变器模块100具备：对u相进行驱动的电力用半导体装置tr1、tr2、tr3、tr4；对v相进行驱动的电力用半导体装置tr5、tr6、tr7、tr8；以及对w相进行驱动的电力用半导体装置tr9、tr10、tr11、tr12。电力用半导体装置tr1～tr12与续流二极管(省略图示)分别连接。电力用半导体装置tr1～tr12均能够使用igbt，为了抑制开关动作时的振荡现象，在各个igbt的栅极电极上连接有栅极电阻r1～r12。

本发明的实施方式所涉及的电阻元件能够分别用作一对栅极电阻r1、r2、一对栅极电阻r3、r4、一对栅极电阻r5、r6、一对栅极电阻r7、r8、一对栅极电阻r9、r10、一对栅极电阻r11、r12。例如，图1示出的电阻层3a、3b与栅极电阻r1、r2对应。栅极电阻r1、r2的与电力用半导体装置tr1、tr2的栅极电极连接的一侧与图1示出的一对第一电极5a、5b侧的端子对应。另外，栅极电阻r1、r2的同电力用半导体装置tr1、tr2的栅极电极连接的一侧的相反侧与图1示出的第二电极9侧的端子对应。

根据本发明的实施方式所涉及的电阻元件，如图6所示，在将电阻层3a与第一电极5a及中继布线5c连接的触点配置的电阻长度方向上的对比中，第一内侧触点62a～62d的配置位置与第二内侧触点63a～63d的配置位置错开。而且，第一内侧触点62a～62d与第二外侧触点64a～64d在电阻长度方向上相向。另外，第二内侧触点63a～63d与第一外侧触点61a～61d在电阻长度方向上相向。由此，第一内侧触点62a～62d与第二外侧触点64a～64d相向的电阻长度方向上的距离d1大致等于第二内侧触点63a～63d与第一外侧触点61a～61d相向的电阻长度方向上的距离d2。因此，能够增大有效的触点面积，能够抑制每个触点的电流成分的不均匀。

并且，根据本发明的实施方式所涉及的电阻元件，作为中继布线5c的一端的电阻层连接端子与电阻层3a、3b连接，作为中继布线5c的另一端的衬底连接端子与低电阻率的半导体衬底1以低接触电阻进行欧姆连接，从而构成了纵向构造的电阻元件。因此，由与电阻层3a、3b连接的上表面侧的一对第一电极5a、5b分别构成的焊盘区域对于每个电阻层3a、3b各有一个。因而，电阻层3a、3b的每个电阻层的接合线的根数为1根，与横向的电阻元件相比，能够减少接合线的根数。并且，与横向的电阻元件相比，能够削减上表面侧的焊盘区域的占用面积，因此能够使芯片尺寸缩小。

接着，参照图10～图19来说明本发明的实施方式所涉及的电阻元件的制造方法的一例。此外，以下所叙述的电阻元件的制造方法是一例，只要是权利要求书中所记载的主旨的范围即可，能够通过包含其变形例在内的这以外的各种制造方法来实现，这是不言而喻的。

首先，准备高浓度地添加有n型杂质的硅衬底等半导体衬底1。如图10所示，通过低压(lp)cvd法等来在半导体衬底1上沉积teos膜等第一绝缘膜2。此外，第一绝缘膜2也可以由以下复合膜来形成：在通过热氧化法形成热氧化膜之后，通过cvd法等在热氧化膜上沉积绝缘膜，将热氧化膜和沉积出的绝缘膜进行层叠来得到该复合膜。接着，在第一绝缘膜2上涂布光致抗蚀剂膜，采用光刻技术来对光致抗蚀剂膜进行图案化。将图案化后的光致抗蚀剂膜用作蚀刻掩膜，通过反应离子蚀刻(rie)等干蚀刻等，来选择性地去除第一绝缘膜2的一部分。之后，去除光致抗蚀剂膜。其结果，如图11所示，在半导体衬底1上的一部分形成第一绝缘膜2a、2b。

接着，通过cvd法等，来在半导体衬底1和第一绝缘膜2a、2b上形成非掺杂的多晶硅层。然后，向多晶硅层进行磷(p)等n型杂质的离子注入。例如以加速电压80kev、剂量6.0×10¹⁵cm^-2以下的程度来进行磷(p)的离子注入。之后，通过热处理使注入的离子活性化，从而如图12所示那样形成高浓度地添加有n型杂质的掺杂多晶硅层3。接着，在掺杂多晶硅层3上涂布光致抗蚀剂膜，采用光刻技术来对光致抗蚀剂膜进行图案化。将图案化后的光致抗蚀剂膜用作蚀刻掩膜，通过rie等来选择性地去除掺杂多晶硅层3的一部分。之后，去除光致抗蚀剂膜。其结果，如图13所示，在第一绝缘膜2a、2b上分别形成电阻层3a、3b。

接着，如图14所示，以覆盖第一绝缘膜2a、2b和电阻层3a、3b的方式沉积第二绝缘膜4。例如，能够通过cvd法等来依次沉积nsg膜和psg膜，来由层叠了nsg膜和psg膜而成的复合膜形成第二绝缘膜4。接着，在第二绝缘膜4上涂布光致抗蚀剂膜，采用光刻技术来对光致抗蚀剂膜进行图案化。将图案化后的光致抗蚀剂膜用作蚀刻掩膜，通过rie等来选择性地去除第二绝缘膜4的一部分。之后，去除光致抗蚀剂膜。其结果，如图15所示，在第二绝缘膜4上开设一方的第一接触孔4a、一方的第二接触孔4b、另一方的第一接触孔4c、另一方的第二接触孔4d以及第三接触孔4e。与此同时，在第二绝缘膜4上还开设一方的第四接触孔4f和另一方的第四接触孔4g等。

接着，如图16所示，通过真空蒸镀法或溅镀法等，以将接触孔4a～4g填充的方式在第二绝缘膜4上沉积金属膜5。例如能够通过cvd法等将ti/tin、al-si、tin/ti依次沉积来形成金属膜5。接着，在金属膜5上涂布光致抗蚀剂膜，采用光刻技术来对光致抗蚀剂膜进行图案化。将图案化后的光致抗蚀剂膜用作蚀刻掩膜，来选择性地去除金属膜5的一部分。其结果，如图17所示，在第二绝缘膜4上形成一对第一电极5a、5b、中继布线5c以及保护环层5d。

此时，形成借助一方的第一接触孔4a将一方的第一电极5a与电阻层3a连接的触点区域6a、借助一方的第二接触孔4b将中继布线5c与电阻层3a连接的触点区域6b。另外，还形成借助第三接触孔4e将中继布线5c与半导体衬底1连接的触点区域6e。并且，还形成借助另一方的第一接触孔4c将另一方的第一电极5b与电阻层3b连接的触点区域6c、借助另一方的第二接触孔4d将中继布线5c与电阻层3b连接的触点区域6d。并且，还形成借助一方的第四接触孔4f和另一方的第四接触孔4g将保护环层5d与半导体衬底1连接的触点区域6f、6g。

接着，如图18所示，在一对第一电极5a、5b、中继布线5c、保护环层5d上形成保护膜7。例如，通过等离子体cvd法等来依次沉积teos膜和si3n4膜，并涂布聚酰亚胺膜，由此形成由teos膜、si3n4膜以及聚酰亚胺膜形成的保护膜7。接着，在保护膜7上涂布光致抗蚀剂膜，采用光刻技术来对光致抗蚀剂膜进行图案化。将图案化后的光致抗蚀剂膜用作蚀刻掩膜，来选择性地去除保护膜7的一部分。其结果，如图19所示，在保护膜7上形成开口部7a、7b，在开口部7a、7b暴露的一对第一电极5a、5b成为焊盘区域。

接着，通过化学机械研磨(cmp)等来对半导体衬底1的下表面进行研磨，使半导体衬底1的厚度变薄为350μm左右。之后，通过真空蒸镀法或溅镀法等，来在半导体衬底1的下表面形成第二电极9。此外，在1枚晶圆上将与图1示出的电阻元件同样的元件大量形成为矩阵状的芯片区域，并进行切割，由此将这些芯片区域分离为图1示出的电阻元件的芯片。

根据本发明的实施方式所涉及的电阻元件的制造方法，能够使芯片尺寸缩小，并能够容易地实现能够减少接合线的根数的电阻元件。

(第一变形例)

如图20所示，本发明的实施方式的第一变形例所涉及的电阻元件与图1示出的本发明的实施方式所涉及的电阻元件的不同之处在于，在第一绝缘膜2a、2b上与电阻层3a、3b相分离地配置有在电位上处于浮动(floating)状态的辅助膜3c、3d。

辅助膜3c配置在一方的第一电极5a的下方的位置且与电阻层3a相分离。辅助膜3d配置在另一方的第一电极5b的下方的位置且与电阻层3b相分离。辅助膜3c、3d由n型的掺杂多晶硅等与电阻层3a、3b相同的材料形成，具有与电阻层3a、3b相同的厚度。辅助膜3c、3d例如具有矩形形状的平面图案。本发明的实施方式的第一变形例所涉及的电阻元件的其它结构与图1示出的本发明的实施方式所涉及的电阻元件相同，因此省略重复的说明。

根据本发明的实施方式的第一变形例所涉及的电阻元件，在第一绝缘膜2a、2b上配置在电位上处于浮动状态的辅助膜3c、3d，由此与使第一绝缘膜2a、2b的厚度变厚的情况同样地，能够降低一对第一电极5a、5b的下方的寄生电容。由此，能够抑制高频动作时的与阻抗下降对应的总电阻的降低，能够抑制振荡现象。

本发明的实施方式的第一变形例所涉及的电阻元件的制造方法如下即可：在图13示出的过程中，通过选择性地去除掺杂多晶硅层3，来在形成电阻层3a、3b的同时形成辅助膜3c、3d。本发明的实施方式的第一变形例所涉及的电阻元件的制造方法的其它过程与本发明的实施方式所涉及的电阻元件的制造方法相同，因此省略重复的说明。

(第二变形例)

在本发明的实施方式所涉及的电阻元件中，例示了以下构造：如图1所示，分别设置多个第一绝缘膜2a、2b、电阻层3a、3b以及第一电极5a、5b，一个中继布线5c与多个电阻层3a、3b的另一端分别电连接。如图21所示，本发明的实施方式的第二变形例所涉及的电阻元件与本发明的实施方式所涉及的电阻元件的不同之处在于，设置多个电阻层3a、3b以及中继布线5f、5g，一个第一电极5e与多个电阻层3a、3b的一端分别电连接。

在第一绝缘膜2c上以夹在电阻层3a、3b之间的方式与电阻层3a、3b相分离地设置有在电位上处于浮动状态的辅助膜3e。辅助膜3e由n型的掺杂多晶硅等与电阻层3a、3b相同的材料形成，具有与电阻层3a、3b相同的厚度。辅助膜3e例如具有矩形形状的平面图案。在第二绝缘膜4上的芯片中央的位置配置有一个第一电极5e。另外，在第二绝缘膜4上以夹着第一电极5e的方式配置有一对中继布线5f、5g。第一电极5e的一端与电阻层3a的一端在深度方向上重叠，第一电极5e的另一端与电阻层3b的一端在深度方向上重叠。一方的中继布线5f的一端与电阻层3a的另一端在深度方向上重叠。另一方的中继布线5g的一端与电阻层3b的另一端在深度方向上重叠。

第一电极5e借助触点区域6b来与电阻层3a的一端连接。电阻层3a的另一端借助触点区域6a来与作为一方的中继布线5f的一端的电阻层连接端子连接。作为一方的中继布线5f的另一端的衬底连接端子借助触点区域6h来与半导体衬底1欧姆连接。第一电极5e还借助触点区域6d来与电阻层3b的一端连接。电阻层3b的另一端借助触点区域6c来与作为另一方的中继布线5g的一端的电阻层连接端子连接。作为另一方的中继布线5g的另一端的衬底连接端子借助触点区域6i来与半导体衬底1欧姆连接。

即，电阻层3a、3b借助一对中继布线5f、5g来与半导体衬底1串联连接，从而实现了将第一电极5e与第二电极9之间设为电阻体的纵向的电阻元件。本发明的实施方式的第二变形例所涉及的电阻元件的其它结构与图1示出的本发明的实施方式所涉及的电阻元件相同，因此省略重复的说明。

根据本发明的实施方式的第二变形例所涉及的电阻元件，借助一对中继布线5f、5g来与半导体衬底1串联连接，将第一电极5e与第二电极9之间设为电阻体。因此，由与电阻层3a、3b连接的上表面侧的第一电极5e构成的焊盘区域为1个。因而，接合线的根数为1根，与横向的电阻元件相比，能够减少接合线的根数。并且，与横向的电阻元件相比，能够削减上表面侧的焊盘区域的占用面积，因此能够使芯片尺寸缩小。

并且，通过在第一绝缘膜2c上配置在电位上处于浮动状态的辅助膜3e，与使第一绝缘膜2c的厚度变厚的情况同样地，能够降低寄生电容。由此，能够抑制高频动作时的与阻抗下降对应的总电阻的降低，能够抑制振荡现象。

关于本发明的实施方式的第二变形例所涉及的电阻元件的制造方法，在图13示出的过程中，通过选择性地去除掺杂多晶硅层3，来在形成电阻层3a、3b的同时形成辅助膜3e。另外，在本发明的实施方式的第二变形例所涉及的电阻元件中，第一绝缘膜2c、电阻层3a、3b、第一电极5e、一对中继布线5f、5g等的配置位置、个数与本发明的实施方式所涉及的电阻元件不同。然而，能够通过与本发明的实施方式的第二变形例所涉及的电阻元件的制造方法同样的方法来进行制造，因此省略重复的说明。

(其它实施方式)

如上所述，通过实施方式记载了本发明，但是不应理解为构成本公开的一部分的论述和附图用于限定本发明。根据本公开，本领域技术人员应当能够明确各种各样的代替实施方式、实施例以及运用技术。

例如，作为本发明的实施方式所涉及的电阻元件，如图1所示，例示了在1个芯片上设置有2个电阻层3a、3b的构造，但是也可以在1个芯片上仅设置1个电阻层。例如，也可以不设置图1示出的电阻元件的右侧的包括第一绝缘膜2b、电阻层3b、另一方的第一电极5b的构造。另外，也可以不设置图20示出的电阻元件的右侧的包括第一绝缘膜2b、电阻层3b、另一方的第一电极5b、辅助膜3d的构造。另外，也可以不设置图21示出的电阻元件的右侧的包括电阻层3b、另一方的中继布线5g的构造。另外，也可以在1个芯片上设置3个以上的电阻层。

另外，例示了将本发明的实施方式所涉及的电阻元件如图9所示那样用作栅极电阻r1～r12的情况，但是并不限定于应用为栅极电阻r1～r12。本发明的实施方式所涉及的电阻元件能够用作各种ic的电阻元件。另外，本发明的实施方式所涉及的电阻元件的触点配置能够应用于各种ic的电阻元件。例如，也能够应用于在电阻层的上表面具有2个电极的横向的电阻元件的触点配置。

另外，在本发明的实施方式所涉及的电阻元件中例示了在电阻层3a的一端配置2列触点、即第一外侧触点61a～61d和第一内侧触点62a～62d，在另一端配置第二内侧触点63a～63d和第二外侧触点64a～64d的情况。然而，也可以是，在电阻层3a的两端，触点的电阻宽度方向的排列为在电阻长度方向上设置3列以上。在该情况下，在电阻层3a的两端，将与第一内侧触点62a～62d和第二内侧触点63a～63d对应的触点的电阻宽度方向的排列分别配置在最靠中心侧即可。另外，将与第一外侧触点61a～61d和第二外侧触点64a～64d对应的触点的电阻宽度方向的排列分别配置在从中心侧起的第2列即可。