一种发光二极管外延片及其制备方法与流程

本发明涉及半导体技术领域，特别涉及一种发光二极管外延片及其制备方法。

背景技术：

发光二极管(英文：lightemittingdiode，简称：led)是一种能发光的半导体电子元件。led具有效率高、寿命长、体积小、功耗低等优点，可以应用于室内外白光照明、屏幕显示、背光源等领域。在led产业的发展中，氮化镓(gan)基材料是v-iii族化合物半导体的典型代表，提高gan基led的光电性能已成为半导体照明产业的关键。

外延片是led制备过程中的初级成品。现有的gan基led外延片包括衬底、n型半导体层、有源层和p型半导体层，n型半导体层、有源层和p型半导体层依次层叠在衬底上。衬底用于为外延材料提供生长表面，n型半导体层用于提供进行复合发光的电子，p型半导体层用于提供进行复合发光的空穴，有源层用于进行电子和空穴的辐射复合发光。

在实现本发明的过程中，发明人发现现有技术至少存在以下问题：

有源层包括多个阱层和多个垒层，多个阱层和多个垒层交替层叠设置，垒层将注入有源层的电子和空穴限定在阱层中进行复合发光。通常阱层的材料采用高铟组分的氮化铟镓(ingan)，垒层的材料采用氮化镓(gan)。由于氮化镓的晶格常数为3.181，氮化铟的晶格常数为3.538，因此阱层和垒层之间存在较大的晶格失配，晶格失配产生的应力会影响电子和空穴在空间的复合效率，导致led的发光效率较低。

技术实现要素：

本发明实施例提供了一种发光二极管外延片及其制备方法，能够解决现有技术阱层和垒层之间存在较大的晶格失配导致led的发光效率较低的问题。所述技术方案如下：

一方面，本发明实施例提供了一种发光二极管外延片，所述发光二极管外延片包括衬底、n型半导体层、有源层和p型半导体层，所述n型半导体层、所述有源层和所述p型半导体层依次层叠在所述衬底上；所述有源层包括依次层叠的多个复合结构，每个所述复合结构包括阱层和层叠在所述阱层上的垒层；所述有源层中最靠近所述p型半导体层的几个阱层为第一阱层，所述第一阱层包括依次层叠的第一子层、第二子层和第三子层，所述第一子层的材料采用inn，所述第二子层的材料采用inxga1-xn，所述第三子层的材料采用inyga1-yn，0＜y＜x＜1。

可选地，所述第一子层形成时in源的通入速率小于或等于400μmol/min。

可选地，所述第一子层的厚度小于所述第二子层的厚度，所述第二子层的厚度大于所述第三子层的厚度。

优选地，所述第二子层的厚度为所述第一子层的厚度的25倍～35倍。

优选地，所述第二子层的厚度为所述第三子层的厚度的5倍～10倍。

可选地，所述第一阱层的数量为所述有源层中阱层总数的1/5～1/2。

优选地，所述第一阱层的数量为1个～5个。

可选地，所述有源层中除所述第一阱层之外的阱层为第二阱层，所述第二阱层的材料采用inzga1-zn，z＝x。

优选地，所述第二阱层的数量为4个～8个。

另一方面，本发明实施例提供了一种发光二极管外延片的制备方法，所述制备方法包括：

提供一衬底；

在所述衬底上依次生长n型半导体层、有源层和p型半导体层；

其中，所述有源层包括依次层叠的多个复合结构，每个所述复合结构包括阱层和层叠在所述阱层上的垒层；所述有源层中最靠近所述p型半导体层的几个阱层为第一阱层，所述第一阱层包括依次层叠的第一子层、第二子层和第三子层，所述第一子层的材料采用inn，所述第二子层的材料采用inxga1-xn，所述第三子层的材料采用inyga1-yn，0＜y＜x＜1。

本发明实施例提供的技术方案带来的有益效果是：

通过将有源层中最靠近p型半导体层的几个阱层改为第一阱层，第一阱层包括依次层叠的第一子层、第二子层和第三子层，第一子层的材料采用inn，相当于in的预处理，可以提高后续生长的第二子层中in组分的含量；而第二子层的材料采用in组分含量较高的ingan，可以提高载流子的辐射复合概率，提高外延片的光电性能；第三子层的材料采用in组分含量较低的ingan，可以改善阱层与垒层之间的晶格失配，缓解ingan层和gan层异质结界面处的压电极化，增加电子波函数与空穴波函数的重叠，进一步提高载流子的辐射复合效率。而且由于空穴不容易迁移，会集中在最靠近p型半导体层的几个阱层，因此只将有源层中最靠近p型半导体层的几个阱层改为in组分含量较高的第一阱层，有利于电子迁移到最靠近p型半导体层的几个阱层与空穴进行辐射复合，提高有源层整体的辐射复合效率。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的一种发光二极管外延片的结构示意图；

图2是本发明实施例提供的有源层的结构示意图；

图3是本发明实施例提供的第一阱层的结构示意图；

图4是本发明实施例提供的一种发光二极管外延片的制备方法的流程图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

本发明实施例提供了一种发光二极管外延片。图1为本发明实施例提供的一种发光二极管外延片的结构示意图。参见图1，该发光二极管外延片包括衬底10、n型半导体层20、有源层30和p型半导体层40，n型半导体层20、有源层30和p型半导体层40依次层叠在衬底10上。

图2为本发明实施例提供的有源层的结构示意图。参见图2，在本实施例中，有源层30包括依次层叠的多个复合结构31，每个复合结构31包括阱层32和层叠在阱层32上的垒层33。有源层30中最靠近p型半导体层的几个阱层32为第一阱层。例如，图2中最靠近p型半导体层的两个阱层32为第一阱层，最靠近n型半导体层的三个阱层不是第一阱层(采用不同的图形表示第一阱层和非第一阱层)。

图3为本发明实施例提供的第一阱层的结构示意图。参见图3，第一阱层包括依次层叠的第一子层32a、第二子层32b和第三子层32c，第一子层32a的材料采用inn，第二子层32b的材料采用inxga1-xn，第三子层32c的材料采用inyga1-yn，0＜y＜x＜1。

本发明实施例通过将有源层中最靠近p型半导体层的几个阱层改为第一阱层，第一阱层包括依次层叠的第一子层、第二子层和第三子层，第一子层的材料采用inn，相当于in的预处理，可以提高后续生长的第二子层中in组分的含量；而第二子层的材料采用in组分含量较高的ingan，可以提高载流子的辐射复合概率，进而提升外延片的光电性能；第三子层的材料采用in组分含量较低的ingan，可以改善阱层与垒层之间的晶格失配，缓解ingan层和gan层异质结界面处的压电极化，增加电子波函数与空穴波函数的重叠，进一步提高载流子的辐射复合效率。而且由于空穴不容易迁移，会集中在最靠近p型半导体层的几个阱层，因此只将有源层中最靠近p型半导体层的几个阱层改为in组分含量较高的第一阱层，有利于电子迁移到最靠近p型半导体层的几个阱层与空穴进行辐射复合，提高有源层整体的辐射复合效率。

可选地，第一子层32a形成时in源的通入速率可以小于或等于400μmol/min，以避免in组分的含量太高影响到有源层的晶体质量。

优选地，第一子层32a形成时in源的通入量可以小于或等于100μmol，如60μmol，以避免inn的生长时间太长而影响到有源层的晶体质量。

可选地，x可以为y的2倍～4倍，如3倍，以尽可能提高第二子层中in组分的含量，同时兼顾与垒层之间的晶格匹配。

具体地，0.02≤x≤0.06，0.005≤y≤0.03。

可选地，第一子层32a的厚度可以小于第二子层32b的厚度，第二子层32b的厚度可以大于第三子层32c的厚度。in组分含量较高的ingan层最厚，有利于提高载流子的辐射复合概率，进而提升外延片的光电性能。

优选地，第二子层32b的厚度可以为第一子层32a的厚度的25倍～35倍，如30倍。有效利用in组分含量较高的ingan层提高载流子的辐射复合效率，同时在有效提高ingan层中in组分含量的情况下，尽可能减小对有源层的晶体质量的影响。

优选地，第二子层32b的厚度可以为第三子层32c的厚度的5倍～10倍，如8倍。有效利用in组分含量较高的ingan层提高载流子的辐射复合效率，同时尽可能减小对有源层的晶体质量的影响。

具体地，第一子层32a的厚度可以为0.05nm～0.15nm，如0.1nm；第二子层32b的厚度可以为2.5nm～3.5nm，如3nm；第三子层32c的厚度可以为0.3nm～0.5nm，如0.4nm。

可选地，第一阱层的数量可以为有源层中阱层总数的1/5～1/2，如1/4，有利于载流子集中在最靠近p型半导体层的几个阱层辐射复合，提高有源层整体的辐射复合效率。

优选地，第一阱层的数量可以为1个～5个，如4个，实际应用效果好。

可选地，有源层30中除第一阱层之外的阱层32为第二阱层，第二阱层的材料采用inzga1-zn，z＝x。有源层中最靠近n型半导体层的几个阱层采用单个ingan层，in组分含量没有第一阱层整体低，而且与垒层的晶体匹配度也没有第一阱层好，有利于载流子集中在最靠近p型半导体层的几个阱层辐射复合，提高有源层整体的辐射复合效率。

优选地，第二阱层的数量可以为4个～8个，如5个，实际应用效果好。

可选地，垒层33的材料可以采用未掺杂的氮化镓，也可以采用n型掺杂(如硅或者锗)的氮化镓。当垒层的材料采用n型掺杂的氮化镓时，有利于电子的迁移，提高有源层的辐射复合效率。

优选地，最靠近p型半导体层的垒层的材料采用未掺杂的氮化镓，除最靠近p型半导体层的垒层之外的垒层的材料采用n型掺杂的氮化镓，有利于电子和空穴集中在最靠近p型半导体层的几个阱层辐射复合，提高有源层整体的辐射复合效率。

进一步地，当垒层33的材料采用n型掺杂的氮化镓时，垒层33中n型掺杂剂的掺杂浓度可以为10¹⁷/cm³～10¹⁷/cm³，如10¹⁸/cm³。既可以提高电子的迁移率，也不会影响到有源层的晶体结构。

具体地，复合结构31的数量可以为5个～13个，可以满足载流子的复合需要。

具体地，衬底10的材料可以采用蓝宝石(主要材料为三氧化二铝)、硅或者碳化硅。n型半导体层20的材料可以采用n型掺杂(如硅或锗)的氮化镓。p型半导体层40的材料可以采用p型掺杂(如镁)的氮化镓。

进一步地，n型半导体层20的厚度可以为1μm～5μm，优选为3μm；n型半导体层20中n型掺杂剂的掺杂浓度可以为10¹⁸cm^-3～9*10¹⁹cm^-3，优选为10¹⁹cm^-3。p型半导体层40的厚度可以为100nm～300nm，优选为200nm；p型半导体层40中p型掺杂剂的掺杂浓度可以为10¹⁸/cm³～10²⁰/cm³，优选为10¹⁹/cm³。

可选地，如图1所示，该发光二极管外延片还可以包括缓冲层51，缓冲层51设置在衬底10和n型半导体层20之间，以缓解衬底材料与氮化镓之间晶格失配产生的应力和缺陷，并为氮化镓材料外延生长提供成核中心。

具体地，缓冲层51的材料可以采用氮化镓或者氮化铝。

进一步地，缓冲层51的厚度可以为15nm～35nm，优选为25nm。

优选地，如图1所示，该发光二极管外延片还可以包括未掺杂氮化镓层52，未掺杂氮化镓层52设置在缓冲层51和n型半导体层20之间，以进一步缓解衬底材料与氮化镓之间晶格失配产生的应力和缺陷，为外延片主体结构提供晶体质量较好的生长表面。

在具体实现时，缓冲层为首先在图形化衬底上低温生长的一层较薄的氮化镓，因此也称为低温缓冲层。再在低温缓冲层进行氮化镓的纵向生长，会形成多个相互独立的三维岛状结构，称为三维成核层；然后在所有三维岛状结构上和各个三维岛状结构之间进行氮化镓的横向生长，形成二维平面结构，称为二维恢复层；最后在二维生长层上高温生长一层较厚的氮化镓，称为本征氮化镓层。本实施例中将三维成核层、二维恢复层和本征氮化镓层统称为未掺杂氮化镓层。

进一步地，未掺杂氮化镓层52的厚度可以为1μm～3μm，优选为2μm。

可选地，如图1所示，该发光二极管外延片还可以包括应力释放层60，应力释放层60设置在n型半导体层20和有源层30之间，以对蓝宝石和氮化镓之间晶格失配产生的应力进行释放，提高有源层的晶体质量，有利于电子和空穴在有源层进行辐射复合发光，提高led的内量子效率，进而提高led的发光效率。

具体地，应力释放层60可以为镓铟铝氮(alingan)层，可以有效释放蓝宝石和氮化镓晶格失配产生的应力，改善外延片的晶体质量，提高led的发光效率。

进一步地，应力释放层60的厚度可以为50nm～500nm，优选为300nm。

可选地，如图1所示，该氮化镓基发光二极管外延片还可以包括电子阻挡层71，电子阻挡层71设置在有源层30和p型半导体层40之间，以避免电子跃迁到p型半导体层中与空穴进行非辐射复合，降低led的发光效率。

具体地，电子阻挡层71的材料可以采用p型掺杂的氮化铝镓，如alzga1-zn，0.1＜z＜0.5。

进一步地，电子阻挡层71的厚度可以为50nm～150nm，优选为100nm。

优选地，如图1所示，该氮化镓基发光二极管外延片还可以包括低温p型层72，低温p型层72设置在有源层30和电子阻挡层71之间，以避免电子阻挡层较高的生长温度造成有源层中的铟原子析出，影响发光二极管的发光效率。

具体地，低温p型层72的材料可以为与p型半导体层40的材料相同。在本实施例中，低温p型层72的材料可以为p型掺杂的氮化镓。

进一步地，低温p型层72的厚度可以为10nm～50nm，优选为30nm；低温p型层72中p型掺杂剂的掺杂浓度可以为10¹⁸/cm³～10²⁰/cm³，优选为10¹⁹/cm³。

可选地，如图1所示，该发光二极管外延片还可以包括接触层80，接触层80设置在p型半导体层40上，以与芯片制作工艺中形成的电极或者透明导电薄膜之间形成欧姆接触。

具体地，接触层80的材料可以采用p型掺杂的氮化铟镓或者氮化镓。

进一步地，接触层80的厚度可以为5nm～300nm，优选为100nm；接触层80中p型掺杂剂的掺杂浓度可以为10²¹/cm³～10²²/cm³，优选为5*10²¹/cm³。

本发明实施例提供了一种发光二极管外延片的制备方法，适用于制备图1所示的发光二极管外延片。图4为本发明实施例提供的一种发光二极管外延片的制备方法的流程图。参见图4，该制备方法包括：

步骤201：提供一衬底。

可选地，该步骤201可以包括：

清洁衬底的表面。

具体地，清洁衬底的表面，可以包括：

控制温度为1110℃，在氢气气氛中对衬底进行8～10分钟的退火处理。

步骤202：在衬底上依次生长n型半导体层、有源层和p型半导体层。

在本实施例中，有源层包括依次层叠的多个复合结构，每个复合结构包括阱层和层叠在阱层上的垒层；有源层中最靠近p型半导体层的几个阱层为第一阱层，第一阱层包括依次层叠的第一子层、第二子层和第三子层，第一子层的材料采用inn，第二子层的材料采用inxga1-xn，第三子层的材料采用inyga1-yn，0＜y＜x＜1。

可选地，第一子层的生长温度、第二子层的生长温度和第三子层的生长温度可以相同，也可以不同。当第一子层的生长温度、第二子层的生长温度和第三子层的生长温度相同时，外延片的发光波长的一致性较好。

进一步地，第一阱层的生长温度可以低于垒层的生长温度。垒层的生长温度较高，有利于提高有源层的晶体质量。

具体地，第一阱层的生长温度可以为780℃～820℃，如800℃；垒层的生长温度可以为850℃～900℃，如870℃。

具体地，该步骤202可以包括：

第一步，控制温度为1050℃～1100℃(优选为1080℃)，压力为100torr～500torr(优选为300torr)，在衬底上生长n型半导体层；

第二步，在n型半导体层上生长有源层；其中，量子阱的生长温度为780℃～820℃(优选为800℃)，压力为100torr～500torr(优选为300torr)；量子垒的生长温度为850℃～900℃(优选为870℃)，压力为100torr～500torr(优选为300torr)；

第三步，控制温度为850℃～1080℃(优选为960℃)，压力为100torr～300torr(优选为200torr)，在有源层上生长p型半导体层。

可选地，在第一步之前，该制备方法还可以包括：

在衬底上形成缓冲层。

相应地，n型半导体层生长在缓冲层上。

具体地，在衬底上形成缓冲层，可以包括：

采用物理气相沉积(英文：physicalvapordeposition，简称：pvd)技术在衬底上形成缓冲层。

优选地，在衬底上生长缓冲层之后，该制备方法还可以包括：

在缓冲层上生长未掺杂氮化镓层。

相应地，n型半导体层生长在未掺杂氮化镓层上。

具体地，在缓冲层上生长未掺杂氮化镓层，可以包括：

控制温度为1000℃～1200℃(优选为1100℃)，压力为100torr～500torr(优选为300torr)，在缓冲层上生长未掺杂氮化镓层。

可选地，在第二步之前，该制备方法还可以包括：

在n型半导体层上生长应力释放层。

相应地，有源层生长在应力释放层上。

具体地，在n型半导体层上生长应力释放层，可以包括：

控制温度为800℃～1100℃(优选为950℃)，压力为100torr～500torr(优选为300torr)，在n型半导体层上生长应力释放层。

可选地，在第三步之前，该制备方法还可以包括：

在有源层上生长电子阻挡层。

相应地，p型半导体层生长在电子阻挡层上。

具体地，在有源层上生长电子阻挡层，可以包括：

控制温度为850℃～1080℃(优选为960℃)，压力为200torr～500torr(优选为350torr)，在有源层上生长电子阻挡层。

优选地，在有源层上生长电子阻挡层之前，该制备方法还可以包括：

在有源层上生长低温p型层。

相应地，电子阻挡层生长在低温p型层上。

具体地，在有源层上生长低温p型层，可以包括：

控制温度为600℃～850℃(优选为750℃)，压力为100torr～600torr(优选为300torr)，在有源层上生长低温p型层。

可选地，在第三步之后，该制备方法还可以包括：

在p型半导体层上生长接触层。

具体地，在p型半导体层上生长接触层，可以包括：

控制温度为850℃～1050℃(优选为950℃)，压力为100torr～300torr(优选为200torr)，在p型半导体层上生长接触层。

需要说明的是，在上述外延生长结束之后，会先将温度降低至650℃～850℃(优选为750℃)，在氮气气氛中对外延片进行5分钟～15分钟(优选为10分钟)的退火处理，然后再将外延片的温度降低至室温。

控制温度、压力均是指控制生长外延片的反应腔中的温度、压力，具体为金属有机化合物化学气相沉淀(英文：metal-organicchemicalvapordeposition，简称：mocvd)设备的反应腔。实现时可以采用高纯h2或者n2作为载气，分别采用tega或tmga、tmal、tmin和nh3分别作为ga源、al源、in源和n源，并可以分别采用sih4和cp2mg作为n型和p型掺杂剂，还可以采用teesi(四乙基硅)和si2h6作为si源。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。