半导体结构及其形成方法与流程

本发明实施例涉及一种半导体结构，尤其涉及一种具有基板的半导体结构。

背景技术：

在半导体工业中，可使用绝缘层覆半导体(semiconductor-on-insulator，soi)技术取代传统的块材硅基板。绝缘层覆半导体元件包括埋藏氧化层夹设于基层(baselayer)和硅层之间。绝缘层覆半导体结构的好处包括较低的漏电流、较高的功率效率、较低的寄生电容、以及降低的闩锁效应(latch-upeffect)。

然而，当在处置晶片(handlingwafer)施加背侧偏压(backsidebias)时，绝缘层覆半导体元件可能遭受背侧偏压效应(backsidebiaseffect)，崩溃电压可能下降。为降低其影响，设计人员增加了额外的电路，而这可能增加复杂度并限制应用的范围。

因此，虽然现有的绝缘层覆半导体元件大致符合需求，但并非各方面皆令人满意，特别是绝缘层覆半导体元件的背侧偏压效应仍需进一步改善。

技术实现要素：

根据一实施例，本发明提供一种半导体结构，可以消除背侧偏压效应，降低整体掺质浓度，包括：绝缘层，位于基板之上；半导体层，位于绝缘层之上，以及外延层，位于半导体层之上。半导体层包括：第一埋藏层，具有第一导电类型；以及第二埋藏层，位于第一埋藏层之上，具有与第一导电类型相反的第二导电类型，其中第二埋藏层具有至少二部分彼此分隔。

根据其他的实施例，本发明提供一种半导体结构的形成方法，可以消除背侧偏压效应，降低整体掺质浓度，包括：形成绝缘层于基板上；形成半导体层于绝缘层上；形成第一埋藏层于半导体层中，其中第一埋藏层具有第一导电类型；形成第二埋藏层于半导体层中且于第一埋藏层之上，其中第二埋藏层具有与第一导电类型相反的第二导电类型，且第二埋藏层具有至少二部分彼此分隔；以及形成外延层于半导体层之上。

在本发明实施例中，分隔的埋藏层位于基板之中。当施加背侧偏压于背侧时，埋藏层可帮助消除背侧偏压效应。利用分隔的埋藏层，可降低整体掺质浓度，当消除背侧偏压效应时，可维持崩溃电压。

为让本发明的上述目的、特征及优点能更明显易懂，下文特举数个实施例，并配合所附图式，作详细说明如下。

附图说明

以下将配合所附图式详述本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本发明实施例的特征。

图1至图8是根据一些实施例绘示出形成半导体结构不同阶段的剖面示意图；

图9是根据另一些实施例所绘示的半导体结构的剖面示意图；

图10是根据又一些实施例所绘示的半导体结构的剖面示意图。

附图符号：

100～半导体结构；

102～基板；

104～绝缘层；

106～半导体层；

107～绝缘层覆半导体基板；

108～第一埋藏层；

110、110a、110b、110c～第二埋藏层；

112～外延层；

114～隔离部件；

116～本体区；

118～飘移区；

120～栅极结构；

122～源极区；

124～漏极区；

126～块体区；

128～层间介电层；

130、130a、130b、130c～接触插塞；

132～源极电极；

134～漏极电极；

200～半导体结构；

208、208a、208b～第一埋藏层；

300～半导体结构。

具体实施方式

以下公开许多不同的实施方法或是例子来实行本发明实施例的不同特征，以下描述具体的元件及其排列的实施例以阐述本发明实施例。当然这些实施例仅用以例示，且不该以此限定本发明实施例的范围。例如，在说明书中提到第一特征形成于第二特征之上，其包括第一特征与第二特征是直接接触的实施例，另外也包括于第一特征与第二特征之间另外有其他特征的实施例，亦即，第一特征与第二特征并非直接接触。此外，在不同实施例中可能使用重复的标号或标示，这些重复仅为了简单清楚地叙述本发明实施例，不代表所讨论的不同实施例及/或结构之间有特定的关系。

此外，其中可能用到与空间相对用词，例如“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，这些空间相对用词是为了便于描述图示中一个(些)元件或特征与另一个(些)元件或特征之间的关系，这些空间相对用词包括使用中或操作中的装置的不同方位，以及图式中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则其中所使用的空间相对形容词也将依转向后的方位来解释。

在此，“约”、“大约”、“大抵”的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内，或3％之内，或2％之内，或1％之内，或0.5％之内。应注意的是，说明书中所提供的数量为大约的数量，亦即在没有特定说明“约”、“大约”、“大抵”的情况下，仍可隐含“约”、“大约”、“大抵”的含义。

虽然所述的一些实施例中的步骤以特定顺序进行，这些步骤亦可以其他合逻辑的顺序进行。在不同实施例中，可替换或省略一些所述的步骤，亦可于本发明实施例所述的步骤之前、之中、及/或之后进行一些其他操作。本发明实施例中的半导体结构可加入其他的特征。在不同实施例中，可替换或省略一些特征。

本发明实施例提供一种具有两层埋藏层的半导体结构。至少其中一埋藏层具有彼此分隔的至少两部分。埋藏层可有助于降低背侧偏压效应。利用分隔的埋藏层，可降低整体的埋藏层掺质浓度，且因此可改善崩溃电压。

图1至图8是根据本发明一些实施例绘示出形成半导体结构100不同阶段的剖面示意图。如图8所绘示，半导体结构100包括形成于绝缘层覆半导体基板107上的元件，例如横向扩散金属氧化物半导体(lateraldiffusedmetaloxidesemiconductor，ldmos)元件。绝缘层覆半导体基板107包括基板102、绝缘层104、及半导体层106。第一埋藏层108及第二埋藏层110位于半导体层106中。第一埋藏层108形成于靠近半导体层106的底表面，且第二埋藏层110形成于靠近半导体层106的顶表面。第二埋藏层110包括至少两部分110a及110b，以半导体层106彼此分隔。绝缘层覆半导体基板107中的绝缘层104可隔离基板102与于其上形成的元件。第一埋藏层108及第二埋藏层110可遮蔽施加于基板102上的偏压所造成的电场。

如图8所绘示，例如为横向扩散金属氧化物半导体元件的元件形成于绝缘层覆半导体基板107上。横向扩散金属氧化物半导体元件包括形成于绝缘层覆半导体基板107上的外延层112、形成于外延层112中的本体区116、形成于外延层112中邻近于本体区116的飘移区118、形成于飘移区118中的漏极区124、形成于本体区116中的源极区122、形成于飘移区118上介于源极区122和漏极区124之间的隔离部件114、及形成于外延层112上并部分覆盖本体区116及飘移区118的栅极结构120。

以下叙述图8中半导体结构100的制造方法。参见图1，其根据一些实施例绘示出绝缘层覆半导体基板107。在绝缘层覆半导体基板107中，绝缘层104形成于基板102上，且半导体层106形成于绝缘层104上。在一些实施例中，基板102可为半导体基板，例如硅基板。此外，半导体基板亦可包括其他元素半导体，例如锗(germanium)；化合物半导体，例如氮化镓(galliumnitride，gan)、碳化硅(siliconcarbide)、砷化镓(galliumarsenide)、磷化镓(galliumphosphide)、磷化铟(indiumphosphide)、砷化铟(indiumarsenide)、及/或锑化铟(indiumantimonide)；合金半导体，包括硅锗合金(sige)、磷砷镓合金(gaasp)、砷铝铟合金(alinas)、砷铝镓合金(algaas)、砷铟镓合金(gainas)、磷铟镓合金(gainp)、及/或磷砷铟镓合金(gainasp)、或上述材料的组合。在一些实施例中，基板102具有第一导电类型。在一些其他实施例中，基板102具有第二导电类型。第二导电类型与第一导电类型相反。在一些实施例中，第一导电类型为p型。例如，基板102可为硼掺杂基板。在一些其他实施例中，第一导电类型为n型。例如，基板102可为磷掺杂或砷掺杂基板。在一些实施例中，绝缘层104可为埋藏氧化物层(buriedoxidelayer，box)。

在一些实施例中，可以氧离子注入隔离(separationbyimplantationofoxygen，simox)、晶片接合(waferbonding)工艺、外延层转移(epitaxiallayertransfer)工艺、其他合适的工艺、或上述的组合形成绝缘层覆半导体基板107。在氧离子注入隔离工艺中，以高能量注入氧离子束于硅晶片中。所注入的氧离子将与硅反应，并以高温退火工艺在硅晶片的表面下形成绝缘层104，例如氧化层。绝缘层104以下的硅晶片部分为基板102，且绝缘层104以上的硅晶片部分为半导体层106。

在一些其他实施例中，可以晶片接合工艺形成绝缘层覆半导体基板107。在晶片接合工艺中，直接将氧化的硅与半导体层106接合以形成绝缘层104例如氧化层。接着，在接合至基板102前薄化半导体层106。

在一些其他实施例中，可以外延层转移工艺形成绝缘层覆半导体基板107。在外延层转移工艺中，半导体层106外延成长于晶种层(seedlayer)之上(未绘示)。以氧化半导体层106形成绝缘层104例如氧化层。将基板102接合至绝缘层104之后，分裂半导体层106。藉由转置基板102及绝缘层104的位置，形成绝缘层覆半导体基板107。

在一些实施例中，半导体层106的厚度介于1μm至15μm，及绝缘层104的厚度介于0.3μm至5μm。若半导体层106及绝缘层104太厚，元件可能无法完全空乏(fullydeplete)，且成本可能增加。若半导体层106及绝缘层104太薄，崩溃电压可能变差，且可能增加漏电流。

接着，根据一些实施例，如图2所示，形成第一埋藏层108及第二埋藏层110于半导体层106中。第一埋藏层108形成于接近半导体层106的底表面处，且第二埋藏层110形成于接近半导体层106的顶表面处。因此，第二埋藏层110形成于第一埋藏层108之上。第二埋藏层110包括彼此分隔的至少两部分110a及110b。在一些实施例中，第二埋藏层110a及110b在后续将形成的栅极结构下彼此分隔。

在一些实施例中，第一埋藏层108具有第一导电类型。第一导电类型可为p型掺质例如硼、镓、铝、铟、三氟化硼离子(bf3+)、或上述的组合。此外，第一导电类型可为n型掺质例如磷、砷、氮、锑离子、或前述的组合。第二埋藏层110具有与第一导电类型相反的第二导电类型。可最佳化第一埋藏层108和第二埋藏层110的掺质浓度为任意范围以消除背侧偏压效应。若掺质浓度太高，可能增加崩溃电压。若掺质浓度太低，背侧偏压效应可能变差。

在一些实施例中，可不使用掩膜，以毯覆(blanket)离子注入工艺形成第一埋藏层108。可通过具有露出待注入区域开口的图案化掩膜(未绘示)，例如图案化的光阻或图案化的硬掩膜，注入以形成第二埋藏层110。因此，形成了分隔的第二埋藏层110a及110b。

接着，根据一些实施例，如图3所绘示，形成外延层112于绝缘层覆半导体基板107之上。在一些实施例中，外延层112由硅制成。在一些实施例中，外延层112具有第一导电类型。在一些其他实施例中，外延层112具有第二导电类型。可以任意合适的工艺，例如分子束外延(molecularbeamepitaxy，mbe)、金属有机化学气相沉积法(metalorganicchemicalvapordeposition，mocvd)、氢化物气相外延法(hydridevaporphaseepitaxy，hvpe)、或上述的组合，于半导体层106上形成外延层112。外延层112的厚度介于2μm至15μm之间。若外延层112太厚，元件可能无法完全空乏(fullydeplete)，且成本可能增加。若外延层112太薄，崩溃电压可能变差。

接着，根据一些实施例，如图4所绘示，形成隔离部件114于接近外延层112的顶表面处，并嵌入外延层112中。在一些实施例中，隔离部件114可为场氧化物(fieldoxide，fox)。在一些实施例中，隔离部件114可为局部硅氧化(localoxidationofsilicon，locos)或浅沟槽隔离(shallowtrenchisolation，sti)结构。隔离部件114可为氧化硅、氮化硅、氮氧化硅、其他合适的介电材料、或上述的组合。

接着，根据一些实施例，如图5所绘示，形成本体区116及飘移区118于外延层112中靠近外延层112的顶表面处。形成彼此相邻的本体区116及飘移区118。本体区116及飘移区118之间的界面位于半导体结构100的主动区中。在一些实施例中，通过个别的图案化掩膜离子注入外延层112以形成本体区116及飘移区118。在一些实施例中，以一道离子注入工艺形成飘移区118。在一些其他实施例中，以多道离子注入工艺形成飘移区118。在一些实施例中，本体区116具有第二导电类型，且飘移区118具有第一导电类型。本体区116及飘移区118可具有比半导体层112更高的掺质浓度。在离子注入工艺时，掺质可击穿隔离部件114，在隔离部件114之下形成本体区116及飘移区118。

值得注意的是，在以上描述中，在本体区116及飘移区118之前形成隔离部件114。然而，形成顺序不以此为限。可在隔离部件114之前形成本体区116及飘移区118。

根据一些实施例，如图6所绘示，形成栅极结构120于外延层112之上，部分覆盖本体区116及飘移区118。栅极结构120可延伸于隔离部件114之上。在一些实施例中，栅极结构120可包括栅极介电层及位于栅极介电层上的栅极电极层(未绘示)。栅极介电层可包括氧化硅(siliconoxide)、氮化硅(siliconnitride)、或氮氧化硅(siliconoxynitride)，栅极介电层可使用合适的氧化工艺(例如干氧化工艺或湿氧化工艺)、沉积工艺(例如化学气相沉积(chemicalvapordeposition，cvd)工艺)、其他合适的工艺、或上述的组合成长。在一些实施例中，栅极介电层可使用热氧化工艺，在含氧或含氮(例如含no或n2o)的环境下热成长，在形成栅极电极层前形成栅极介电层。此外，栅极介电层可包括高介电常数(high-k)(例如介电常数大于3.9)介电层，例如二氧化铪(hfo2)。此外，高介电常数介电层可包括其他高介电常数介电质例如lao、alo、zro、tio、ta2o5、y2o3、srtio3、batio3、bazro、hfzro、hflao、hftao、hfsio、hfsion、hftio、lasio、alsio、batio3、srtio3、al2o3、其他合适的高介电常数介电材料、或上述的组合。高介电常数介电层可使用化学气相沉积工艺(例如电浆辅助化学气相沉积(plasmaenhancedchemicalvapordeposition，pecvd)工艺、金属有机化学气相沉积法(metalorganicchemicalvapordeposition，mocvd)、或高密度电浆化学气相沉积(highdensityplasmachemicalvapordeposition，hdpcvd)工艺)、原子层沉积(atomiclayerdeposition，ald)工艺(例如电浆辅助原子层沉积(plasmaenhanced(atomiclayerdeposition，peald)工艺、物理气相沉积(physicalvapordeposition，pvd)工艺(例如真空蒸镀法、或溅镀法)、其他合适的工艺、或上述的组合形成。

在一些实施例中，栅极电极层形成于栅极介电层之上。栅极电极层可包括多晶硅、金属(例如钨、钛、铝、铜、钼、镍、铂、其相似物、或以上的组合)、金属合金、金属氮化物(例如氮化钨、氮化钼、氮化钛、氮化钽、其相似物、或以上的组合)、金属硅化物(例如硅化钨、硅化钛、硅化钴、硅化镍、硅化铂、硅化铒、其相似物、或以上的组合)、金属氧化物(氧化钌、氧化铟锡、其相似物、或以上的组合)、其他适用的材料、或上述的组合。栅极电极层可使用化学气相沉积工艺(例如低压气相沉积工艺或电浆辅助化学气相沉积工艺)、物理气相沉积工艺(例如电阻加热蒸镀法、电子束蒸镀法、或溅镀法)、电镀法、原子层沉积工艺、其他合适的工艺、或上述的组合形成。接着以光刻工艺及蚀刻工艺图案化电极材料以形成栅极电极。

接着，如图7所示，形成源极区122、漏极区124、及块体区126。源极区122和块体区126位于本体区116中靠近外延层112的顶表面，且源极区122邻接块体区126。漏极区124位于飘移区118中靠近外延层112的顶表面。在一些实施例中，通过图案化掩膜离子注入外延层112形成源极区122、漏极区124、及块体区126。

在一些实施例中，块体区126具有第二导电类型，其掺质浓度高于本体区116的第二导电类型掺质浓度。源极区122和漏极区124均具有第一导电类型，且其掺质浓度均高于飘移区118的第一导电类型掺质浓度。

接着，如图8所示，形成层间介电层(interlayerdielectriclayer，ild)128覆盖半导体层112。层间介电层128可包括一或多种单层或多层介电材料，例如氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷(tetraethoxysilane，teos)、磷硅玻璃(phosphosilicateglass，psg)、硼磷硅酸盐玻璃borophosphosilicateglass，bpsg)、低介电常数介电材料、及/或其他适用的介电材料。低介电常数介电材料可包括但不限于氟化石英玻璃(fluorinatedsilicaglass，fsg)、氢倍半硅氧烷(hydrogensilsesquioxane，hsq)、掺杂碳的氧化硅、非晶质氟化碳(fluorinatedcarbon)、聚对二甲苯(parylene)、苯并环丁烯(bis-benzocyclobutenes，bcb)、或聚酰亚胺(polyimide)。层间介电层128可使用化学气相沉积(例如高密度电浆化学气相沉积、大气压化学气相沉积(atmosphericpressurechemicalvapordeposition，apcvd)、低压化学气相沉积(low-pressurechemicalvapordeposition，lpcvd)、或电浆辅助化学气相沉积)、旋转涂布(spin-oncoating)、其他适合技术、或上述的组合形成。

根据一些实施例，如图8所示，形成内连结构。内连结构包括位于层间介电层128上的源极电极132及漏极电极134，与通过层间介电层128的接触插塞130。接触插塞包括至少三个独立接触插塞130a、130b、及130c。在一些实施例中，源极电极132分别以接触插塞130a及130b电性连接源极区122及块体区126，且漏极电极134以接触插塞130c电性连接漏极区124。

在一些实施例中，可使用光刻工艺(例如覆盖光阻、软烤(softbaking)、曝光、曝光后烘烤、显影、其他合适的技术、或上述的组合)及蚀刻工艺(例如湿蚀刻工艺、干蚀刻工艺、其他合适的技术、或上述的组合)、其他合适的技术、或上述的组合在层间介电层128中形成接点开口(未绘示)。之后，在开口中填入导电材料以形成接触插塞130。在一些实施例中，接触插塞130的导电材料包括金属材料(例如钨、铝、或铜)、金属合金、多晶硅、其他合适的材料、或上述的组合。接触插塞130可使用物理气相沉积工艺(例如蒸镀法或溅镀法)、电镀法、原子层沉积工艺、其他合适的工艺、或上述的组合沉积导电材料，并选择性地进行化学机械研磨或回蚀工艺以去除多余的导电材料，而形成接触插塞130。

在一些实施例中，填充接触插塞130的导电材料之前，可于开口的侧壁及底部形成阻挡层(barrierlayer)(图未示)，以防止接触插塞130的导电材料扩散至层间介电层128。阻挡层亦可作为附着层或胶层。阻挡层的材料可为氮化钛(tin)、钛(ti)、钽(ta)、氮化钽(tan)、钨(w)、氮化钨(wn)、其他合适的材料、或上述的组合。可使用物理气相沉积工艺(例如蒸镀法或溅镀法)、原子层沉积工艺、电镀工艺、其他合适的工艺、或上述的组合沉积阻挡层材料以形成阻挡层。

在一些实施例中，形成源极电极132及漏极电极134于层间介电层128之上。在一些实施例中，源极电极132及漏极电极134可包括cu,w,ag,sn,ni,co,cr,ti,pb,au,bi,sb,zn,zr,mg,in,te,ga、其他合适的金属材料、上述的合金、或上述的组合。在一些实施例中，源极电极132及漏极电极134可包括tin/alcu/tin的堆迭结构。在一些实施例中，在层间介电层128上以物理气相沉积工艺(例如蒸镀法或溅镀法)、电镀法、原子层沉积工艺、其他适合的工艺、或上述的组合形成毯覆(blanket)金属层(未绘示)。接着，以图案化工艺图案化毯覆金属层以形成源极电极132及漏极电极134。在一些实施例中，图案化工艺包括光刻工艺(例如覆盖光阻、软烤(softbaking)、曝光、曝光后烘烤、显影、其他合适的技术、或上述的组合)、蚀刻工艺(例如湿蚀刻工艺、干蚀刻工艺、其他合适的技术、或上述的组合)、其他合适的技术、或上述的组合。

在一些实施例中，分别形成接触插塞130、源极电极132、及漏极电极134。在另一些实施例中，以双镶嵌工艺(dualdamasceneprocess)一起形成接触插塞130、源极电极132、及漏极电极134。

如图8所示，所得的半导体结构100包括形成于绝缘层覆半导体基板107上的元件，例如横向扩散金属氧化物半导体。由于第一埋藏层108及分开的第二埋藏层110中的电荷可屏蔽背侧偏压所造成的电场，利用第一埋藏层108及第二埋藏层110可消除背侧偏压效应。分开的第二埋藏层110a及110b可帮助降低第二埋藏层110的整体第二导电类型掺质浓度，并可帮助在消除背侧偏压效应时维持崩溃电压。仅通过一张额外的掩膜，分开的埋藏层提供更多的工艺弹性，因此，可以简单且经济的方式改善崩溃电压。

如图8所示，由于崩溃(breakdown)最容易发生于栅极结构120下方，第二埋藏层110a及110b在栅极结构120下方彼此分隔，以降低第二埋藏层110在栅极结构120下方的掺质浓度。

值得注意的是，虽然图1至图8中的半导体结构100为绝缘层覆半导体基板上的横向扩散金属氧化物半导体元件，本发明实施例并不以此为限。在一些实施例中，半导体结构100可包括元件例如双扩散金属氧化物半导体(doublediffusedmetaloxidesemiconductors，ddmos)、延伸扩散金属氧化物半导体(extended-diffusedmetaloxidesemiconductors，edmos)、其他合适的元件、或上述的组合。此外，基板可包括块体基板例如元件半导体基板、化合物半导体基板、合金半导体基板、其他合适的基板、或上述的组合。

图9是根据一些其他实施例绘示出半导体结构200的剖面示意图。其中与前述实施例相同或相似的工艺或元件将沿用相同的元件符号，其详细内容将不再赘述。与前述实施例不同之处在于，如图9所示，第一埋藏层208包括彼此分隔的至少两部分208a及208b。

在一些实施例中，可以离子注入工艺形成第一埋藏层208，其掩膜与第二埋藏层110的离子注入工艺所使用的相同。因此，分隔的第一埋藏层208a及208b及分隔的第二埋藏层110a及110b垂直对齐。

如图9所示，半导体结构200包括形成于绝缘层覆半导体基板107上的元件，例如横向扩散金属氧化物半导体。由于分开的第一埋藏层208及分开的第二埋藏层110中的电荷可屏蔽背侧偏压所造成的电场，利用第一埋藏层208及第二埋藏层110可消除背侧偏压效应。相较于图8所绘示的实施例，分开的第一埋藏层208a及208b与第二埋藏层110a及110b可进一步降低整体掺质浓度，其可帮助在消除背侧偏压效应时维持崩溃电压。由于以相同掩膜形成第一埋藏层208及第二埋藏层110，仅通过一张额外的掩膜，可具更多工艺弹性。

图10是根据另一些其他实施例绘示出半导体结构300的剖面示意图。其中与前述实施例相同或相似的工艺或元件将沿用相同的元件符号，其详细内容将不再赘述。与前述实施例不同之处在于，如图10所示，第二埋藏层110包括彼此分隔的至少三部分110a、110b、及110c。可通过具有露出待注入区域开口的图案化掩膜(未绘示)，例如图案化的光阻或图案化的硬掩膜，注入以形成第二埋藏层110。因此，形成了分隔的第二埋藏层110a、110b、及110c。

如图10所示，半导体结构300包括形成于绝缘层覆半导体基板107上的元件，例如横向扩散金属氧化物半导体。由于第一埋藏层108及分开的第二埋藏层110中的电荷可屏蔽背侧偏压所造成的电场，利用第一埋藏层108及第二埋藏层110可消除背侧偏压效应。相较于图8所绘示的实施例，分开的第二埋藏层110a、110b、及110c可帮助更降低第二埋藏层110的整体第二导电类型掺质浓度，其可帮助在消除背侧偏压效应时维持崩溃电压。仅通过一张额外的掩膜，分隔的埋藏层提供更多的工艺弹性。不同数目的分隔第二埋藏层110亦可提供更多弹性以改善崩溃电压及背侧偏压效应。

值得注意的是，在图10中，存在三个分隔的第二埋藏层110a、110b、及110c。然而，本发明并不以此为限，视工艺需求，可于半导体层106中形成多于三个分隔的第二埋藏层。

如上所述，在本发明实施例中，分隔的埋藏层位于基板之中。当施加背侧偏压于背侧时，埋藏层可帮助消除背侧偏压效应。利用分隔的埋藏层，可降低整体掺质浓度，当消除背侧偏压效应时，可维持崩溃电压。仅需一张额外的掩膜形成分隔的埋藏层，因此生产成本及时间不会受到太大的影响。

上述内容概述许多实施例的特征，因此本领域相关人员，可更加理解本发明实施例的各方面。本领域相关人员，可能无困难地以本发明实施例为基础，设计或修改其他工艺及结构，以达到与本发明实施例相同的目的及/或得到相同的优点。本领域相关人员也应了解，在不脱离本发明实施例的精神和范围内做不同改变、代替及修改，如此等效的创造并没有超出本发明实施例的精神及范围。