半导体装置的制作方法

本实用新型涉及半导体封装领域，特别是涉及半导体装置。

背景技术：

通常，半导体封装件包括位于载板上的存储器装置及其他类型的电子器件。存储器装置可以为，例如，但不限于，动态随机存取存储器(Dynamic Random Access Memory，DRAM)、快闪存储器(flash memory)或其他类型的存储器。当存储器装置安装或电连接至载板后，需要对存储器装置在载板上的性能(例如，信号完整性和时隙(timing))进行调试。但由于存储器装置已经安装至载板，所以在性能调试上可能较为困难。

通常将插入器(interposer)设置在存储器装置与载板之间，以测试存储器装置在载板上的性能。但是，如果插入器未被精心设计，则会影响存储器装置与载板上其他电子器件之间传输的信号质量，进而对半导体封装件的性能产生严重不利的影响。

因此，关于如何设计出能够良好地测试存储器装置在载板上的性能而同时不会对半导体封装件造成不良影响的插入器，业内仍存在相当多的技术问题亟需解决。

技术实现要素：

本实用新型的目的之一在于提供半导体装置，其可以用于测试安装在载板上的存储器装置的性能，且不会对半导体封装件的性能产生不良影响。

本实用新型的一实施例提供一半导体装置，其包括：第一表面；与第一表面相对的第二表面；及一或多个导电迹线，该导电迹线具有邻近于第一表面的第一端口和邻近于第二表面的第二端口，该导电迹线从第一端口沿平行于第一表面的方向延伸，且通过第一导电通孔后沿平行于第二表面的方向延伸至第二端口，该第一导电通孔从第一表面贯穿半导体装置延伸至第二表面。

在本实用新型的另一实施例中，该导电迹线进一步包括接点，其中该接点暴露于第一表面或第二表面上。在本实用新型的又一实施例中，该半导体装置进一步包括位于半导体装置内的邻近第一表面的第一接地面、邻近第二表面的第二接地面和从第一接地面延伸至第二接地面的第二导电通孔，该第二接地面与该第一接地面相对。在本实用新型的另一实施例中，该第二导电通孔邻近该第一导电通孔。在本实用新型的又一实施例中，该半导体装置进一步包括从第一接地面延伸至第二接地面的第三导电通孔。在本实用新型的另一实施例中，该第三导电通孔邻近第一导电通孔。在本实用新型的又一实施例中，该半导体装置进一步包括从第一接地面延伸至第二接地面的导电环，该导电环包围且邻近第一导电通孔。在本实用新型的另一实施例中，该半导体装置具有多层结构。在本实用新型的又一实施例中，该导电迹线具有约50欧姆的阻抗。在本实用新型的另一实施例中，该半导体装置的导电迹线通过第一表面上的第一焊垫电连接至载板，该半导体装置的导电迹线通过第二表面上的第二焊垫电连接至第一集成电路封装体，其中载板包括电连接至第二集成电路封装体的导电迹线，且该半导体装置的导电迹线与该载板的导电迹线具有大体上相同的阻抗。

本实用新型实施例提供的半导体装置不仅能够良好地测试存储器装置安装在半导体封装件的载板时的性能，还不会对半导体封装件中传输的信号产生不良影响，具有成本低、使用方便和性能良好等诸多优点。

附图说明

图1是根据本实用新型一实施例的半导体装置的示意图

图1A是图1所示的实施例的半导体装置的沿线A-A的截面示意图

图1B是图1所示的实施例的半导体装置的沿线B-B的截面示意图

图2是根据本实用新型另一实施例的半导体装置的示意图

图2A是图2所示的实施例的半导体装置的沿线A-A的截面示意图

图2B是图2所示的实施例的半导体装置的沿线B-B的截面示意图

图3是根据本实用新型又一实施例的半导体装置的示意图

图3A是图3所示的实施例的半导体装置的沿线A-A的截面示意图

图3B是图3所示的实施例的半导体装置的沿线B-B的截面示意图

图4是根据本实用新型一实施例的半导体封装件的纵向截面示意图

图5是根据本实用新型一实施例的集成电路封装体的纵向截面示意图

图6是根据本实用新型另一实施例的半导体装置的部分电路布局(circuit layout)示意图

图7是根据本实用新型一实施例的半导体装置的阻抗-时间关系图

图8是根据本实用新型一实施例的半导体装置的插入损耗-频率关系图

图9是根据本实用新型另一实施例的半导体封装件的纵向截面示意图

图10是根据本实用新型另一实施例的具有短截线的半导体装置及没有短截线的半导体装置的插入损耗-频率关系图

图11是根据本实用新型另一实施例的半导体装置中信号传输的示意图

具体实施方式

本揭露实施例提供用于实施本揭露实施例的不同特征的诸多不同实施例或实例。下文将描述组件及布置的特定实例以简化本揭露实施例。当然，此等仅为实例且不意在限制。例如，在以下描述中，使第一特征形成于第二特征上方或形成于第二特征上可包括形成直接接触的所述第一特征及所述第二特征的实施例，且也可包括额外特征可形成于所述第一特征与所述第二特征之间使得所述第一特征及所述第二特征可不直接接触的实施例。另外，本揭露实施例可在各种实例中重复参考元件符号及/或字母。此重复是为了简化及清楚且其本身不指示所讨论的各种实施例及/或配置之间的关系。

此外，为便于描述，空间相对术语(例如“顶部”、“底部”、“下面”、“下方”、“下”、“上方”、“上”及其类似者)在本文中可用于描述一个元件或特征与另外(若干)元件或(若干)特征的关系，如图中所绘示。空间相对术语除涵盖图中所描绘的定向之外，还意欲涵盖装置在使用或操作中的不同定向。设备可依其他方式定向(旋转90度或依其他定向)且还可据此解译本文中所使用的空间相对描述词。

如本文中所使用，术语“大致”、“大体上”、“实质”及“约”用以描述及说明小的变化。当与事件或情形结合使用时，所述术语可指代其中事件或情形精确发生的例子以及其中事件或情形极近似地发生的例子。举例来说，当结合数值使用时，术语可指代小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。举例来说，如果两个数值之间的差值小于或等于所述值的平均值的±10％(例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％)，那么可认为所述两个数值“大体上”相同。

另外，有时在本文中以范围格式呈现量、比率和其它数值。应理解，此类范围格式是用于便利及简洁起见，且应灵活地理解，不仅包含明确地指定为范围限制的数值，而且包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值及子范围一般。

再者，为便于描述，“第一”、“第二”、“第三”等等可在本文中用于区分一个图或一系列图的不同元件。“第一”、“第二”、“第三”等等不意欲描述对应元件。

图1是根据本实用新型一实施例的半导体装置的示意图。图1A是图1所示的实施例的半导体装置10的沿线A-A的截面示意图。图1B是图1所示的实施例的半导体装置10的沿线B-B的截面示意图。

如图1A所示，根据本实用新型一实施例的半导体装置10包括：表面101、与表面101相对的表面102，及一或多个导电迹线103。

该一或多个导电迹线103的材料可以是本领域常用的任何导电迹线的材料，例如，但不限于，铜、金、等材料。

该一或多个导电迹线103具有邻近于表面101的端口103a、邻近于表面102的端口103b、导电通孔103c和接点103d。每一导电迹线103具有邻近于表面101的端口103a、邻近于表面102的端口103b、导电通孔103c和接点103d。

导电迹线103从端口103a沿平行于表面101的方向延伸，且通过导电通孔103c后沿平行于表面102的方向延伸至端口103b。导电通孔103c从表面101贯穿半导体装置10延伸至表面102。

该接点103d暴露于表面102上。在本实用新型的其他实施例中，该接点103d暴露于表面101上。当需要测试存储器装置在载板上的性能时，通过检测接点103d，便可进行测试。虽然图1A未示，半导体装置10可包括保护层，保护层覆盖导电迹线103。保护层可包括绝缘材料(isolation material)、介电材料(dilectric material)、树脂(resin)、焊接掩膜材料(solder mask)等保护材料。表面101可以是保护层的表面。表面102可以是保护层的表面。该接点103d暴露于保护层上。

如图1A和1B所示，该半导体装置10进一步包括位于半导体装置10内的邻近表面101的接地面105、邻近表面102的接地面107和从接地面105延伸至接地面107的导电通孔109，其中接地面107与接地面105相对。该导电通孔109邻近导电通孔103c。

该半导体装置10具有多层结构，例如6层或更多层(图中未示出)。

该半导体装置10设置在存储器装置与载板之间(如下文所详细描述的)，以用于测试存储器装置在载板上的性能。考虑到信号具有信号完整性的特性，当信号在存储器装置、半导体装置10、载板及设置在载板上的其他类型的电子器件之间传输时，如果信号的传输通道上出现阻抗突变，信号的能量将会发生反射，从而影响接收端接收到的信号质量。因此，为了使半导体装置10插入至存储器装置与载板之间时，减少对在其间传输的信号产生不良影响，需要保证信号传输通道的阻抗连续性。通常，连接载板及设置在载板上的其他类型的电子器件的迹线具有约50欧姆的阻抗。因此，为了保证半导体装置10与载板及设置在载板上的其他类型的电子器件之间的阻抗连续性，本实用新型的实施例通过设计半导体装置10的导电迹线103具有合适的线宽和厚度，以控制导电迹线103具有约50欧姆的阻抗，使其与载板中的迹线具有大体上相同或匹配的阻抗，以防止阻抗突变的情况，避免信号的能量在半导体装置10中传输时发生反射。当然，在本实用新型的其他实施例中，半导体装置10的导电迹线103在不同电路设计需求下也可以具有其他数值的阻抗，但该阻抗数值与载板中的迹线的阻抗大体上相同或匹配。

由于信号还具有信号完整性的回流特性。举例来说，当信号从导电迹线103的端口103a传输到端口103b后，信号需要从靠近端口103b的接地平面(例如接地面107)回流至靠近端口103a的接地平面(例如接地面105)。因此，信号的传输路径构成了一个信号环路。由于信号环路的面积为决定阻抗的大小的因素之一。信号环路的面积越大，则磁通量越大，进而导致电感越大，阻抗也随之增大，反之亦然。因此，可以通过控制信号环路的面积来控制阻抗的大小。

在本实用新型的实施例中，通过设置接地面105、接地面107，及设置在接地面105和接地面107之间的导电通孔109，当信号从导电迹线103的端口103a传输到端口103b后，信号通过接地面107及导电通孔109回流至接地面105。因此，在本实用新型的实施例中，通过设计设置在接地面105和接地面107之间的导电通孔109邻近导电通孔103c，可以控制信号环路的面积，以进一步使半导体装置10的阻抗与载板的阻抗大体上相同或匹配。此外，由于导电通孔109设置在接地面105和接地面107之间，因而导电通孔109对半导体装置10顶层的走线也不会产生任何影响。

图2是根据本实用新型另一实施例的半导体装置10'的示意图。图2A是图2所示的实施例的半导体装置10'的沿线A-A的截面示意图。图2B是图2所示的实施例的半导体装置10'的沿线B-B的截面示意图。

如图2A和2B所示，根据本实用新型另一实施例的半导体装置10'与如图1A所示的半导体装置10相似，半导体装置10'与半导体装置10的区别之处仅在于，图2A所示的半导体装置10'进一步包括从接地面105延伸至接地面107的导电通孔111。该导电通孔111邻近导电通孔103c。

再次从信号回流的角度出发，通过设计导电通孔111和导电通孔109共同邻近导电通孔103c，可以使得信号回流更加均匀，半导体装置10'中的阻抗更加接近50欧姆。如图2B所示，在本实用新型的一实施例中，导电通孔111和导电通孔109的位置相对于导电通孔103c是对称的。在本实用新型的另一实施例中，导电通孔111和导电通孔109的位置相对于导电通孔103c是不对称的。在本实用新型的另一实施例中，导电通孔111和导电通孔109的位置可依设计需要加以调整，以使得信号回流更加均匀。

如图6所示，其是根据本实用新型另一实施例的半导体装置10'的部分电路布局(circuit layout)示意图，其示出了导电通孔109和导电通孔111邻近导电通孔103c设置的布局情况。

此外，在本实用新型的另一实施例中，可以在导电通孔103c的四周环绕更多的接地通孔，以使半导体装置10'实现最佳状态的阻抗连续性。

图3是根据本实用新型又一实施例的半导体装置10”的示意图。图3A是图3所示的实施例的半导体装置10”的沿线A-A的截面示意图。图3B是图3所示的实施例的半导体装置10”的沿线B-B的截面示意图。

如图3A和3B所示，根据本实用新型又一实施例的半导体装置10”与如图1A所示的半导体装置10相似，半导体装置10”与半导体装置10的区别之处仅在于，图3A和3B所示的半导体装置10”包括从接地面105延伸至接地面107的导电环113，该导电环113包围且邻近导电通孔103c。

如上所述，从信号回流的角度出发，通过设计导电环113包围且邻近导电通孔103c，可以使得信号回流更加均匀，半导体装置10”中的阻抗更加接近50欧姆，以使半导体装置10”实现最佳状态的阻抗连续性。

图4是根据本实用新型一实施例的半导体封装件100的纵向截面示意图。如图4所示，该半导体封装件100包括如图1所示的实施例的半导体装置10、载板20、集成电路封装体30及集成电路封装体40。根据本实用新型的其他实施例，半导体封装件100中的半导体装置10可被替换为如图2所示的实施例的半导体装置10'或如图3所示的实施例的半导体装置10"。

该半导体装置10的导电迹线103通过表面101上的焊垫115电连接至载板20。该半导体装置10的导电迹线103通过表面102上的焊垫117电连接至集成电路封装体30。

该载板20包括电连接至集成电路封装体40的导电迹线201。该载板20是本领域中任何常见的载板。该半导体装置10的导电迹线103与载板20的导电迹线201具有大体上相同或匹配的阻抗。该导电迹线201的材料可以是本领域常用的任何导电迹线的材料，例如与导电迹线103相同的材料。

该集成电路封装体30可以是存储器装置，例如，但不限于，动态随机存取存储器(Dynamic Random Access Memory，DRAM)、快闪存储器(flash memory)或其他类型的存储器。该集成电路封装体30是焊球阵列封装(Ball Grid Array，BGA)，但在其他实施例中也可以是其他形式的封装。

图5是根据本实用新型一实施例的集成电路封装体30的纵向截面示意图。如图5所示，该集成电路封装体30包括芯片31和基板32。该芯片31经由焊球(solder ball)33电连接至基板32。基板32的下表面的焊球间距可为，例如，但不限于，0.65毫米*0.8毫米(图5所在平面的基板32的下表面的两个焊球之间的水平距离为0.8毫米)。该芯片31可以是动态随机存取存储器DRAM芯片或其他存储器芯片。

返回至图4，该集成电路封装体40是本领域的任何集成电路封装体，其通过焊球电连接至载板20。

在以上图1至图4所示的实施例，由于接点103d暴露在半导体装置10、10'或10”的表面102(或101)，因此，直接测量接点103d便可以检测集成电路封装体30和载板20与集成电路封装体40电连接后的性能(例如，信号完整性和时隙(timing))。并且，通过设计半导体装置10、10'或10”内的导电迹线103具有合适的阻抗，信号可以在不受到阻抗突变的情况下在集成电路封装体30、载板20和集成电路封装体40之间传输，减少了因半导体装置10、10'或10”插入在集成电路封装体30和载板20之间时会对信号造成不良影响的可能。

图7是根据本实用新型一实施例的半导体装置10的阻抗-时间关系图。如图7所示，其是使用时域反射(Time Domain Reflectometry，TDR)技术对半导体装置10进行的阻抗测量，其中横坐标代表时间(毫秒)，纵坐标代表阻抗(欧姆)。该曲线显示了信号在从半导体装置10的端口103a向端口103b传输的过程中阻抗的变化。从图7可以看出，从信号开始传输到停止，半导体装置10的阻抗在约0.15毫秒至约0.25毫秒的范围内(例如约在电流信号通过导电通孔103c的时间范围内)产生相对较大变化，而此变化也仅在大约49至50.8欧姆的范围内。由此可见，半导体装置10已经实现了较好的阻抗连续性。

图8是根据本实用新型一实施例的半导体装置10的插入损耗-频率关系图。如图8所示，其示出了对半导体装置10在各个频点处的插入损耗的测试结果，其中横坐标代表频率(MHZ)，纵坐标代表插入损耗(dB)。插入损耗为20*log(Vout/Vin),其中Vout代表信号接收端的电压，Vin代表信号发送端的电压。从图8可以看出，在频率为20G的情况下，插入损耗最大，但是最大的插入损耗的数值仅为1.3dB。在本领域中，1.3dB代表着非常小的能量损耗。

由此可见，在以上图1至图4所示的实施例提供的半导体装置10、10'和10”中，其具有良好的阻抗连续性和极小的插入损耗，在方便地检测集成电路封装体30和载板20与集成电路封装体40电连接后的性能的同时，避免了因半导体装置10、10'或10”插入在集成电路封装体30和载板20之间对信号造成不良的影响。

图9是根据本实用新型另一实施例的半导体封装件200的纵向截面示意图。如图9所示，该半导体封装件200包括半导体装置10”'、载板20、集成电路封装体30及集成电路封装体40。

该半导体装置10”'的导电迹线103”'具有邻近于表面101”'的端口103a”'和邻近于表面102”'的端口103b”'。该导电迹线103”'的端口103a”'通过表面101”'上的焊垫115”'电连接至载板20。该半导体装置10”'的导电迹线103”'的端口103b”'通过表面102”'上的焊垫117”'电连接至集成电路封装体30。

此外，该导电迹线103”'还具有短截线103c”'。该短截线103c”'从导电迹线103”'的端口103a”'和端口103b”'之间的一点分支出来且延伸至表面102”'以形成暴露于表面102上的接点103d”'。当需要测试集成电路封装体30在载板20上的性能时，通过检测接点103d”'，便可进行测试。

半导体装置10”'可能具有相对于图1至图4所示的实施例相比较差的阻抗连续性和相对较大的插入损耗。

图10是根据本实用新型另一实施例的具有短截线的半导体装置10”'和没有短截线的半导体装置的插入损耗-频率关系图。如本领域技术人员所公知的，信号可通过傅里叶变换表示为在各个频点处都具有能量的频谱。如图10所示，曲线I是信号在没有短截线的半导体装置中传输时，插入损耗与频率的曲线图，曲线II是信号在包含具有大约0.2英寸长的短截线的半导体装置10”'中传输时，插入损耗与频率的曲线图，其中横坐标代表频率(MHZ)，纵坐标代表插入损耗(dB)。从图10中可以看出，当存在短截线103c”'时，插入损耗会在某一频点处显著变化，且在该频点附近的其他频率处的插入损耗都受到了一定程度的影响。并且，如果插入损耗显著变化所对应的频率恰好是信号频谱能量较大处，则会导致传输的信号失真，以致使接收端无法接收到信号。

图11是根据本实用新型另一实施例的半导体装置10”'中信号传输的示意图。当交流信号S1从导电迹线103”'的端口103a”'向端口103b”'传输时，交流信号S1传输至短截线103c”'处时，交流信号S1中的一部分信号S1'会沿原方向继续传输，交流信号S1中的另一部分信号S1”从短截线103c”'的一端向接点103d”'传输，接着该另一部分信号S1”从短截线103c”'的接点103d”'反射回到导电迹线103”'上成为反射信号S1R"，反射信号S1R"与交流信号S1中的一部分信号S1'一起向端口103b”'传输。信号S1'可能和反射信号S1R"发生相位偏移(phase shift)。该相位偏移的角度取决于短截线103c”'的长度，以及信号S1'和反射信号S1R"波长的周期,此处不赘述。当信号S1'和反射信号S1R"偏移的角度越大，信号S的波形发生畸变和产生插入损耗的情形会更严重，导致端口103b”'接收到的信号受到影响。如果信号S1'和反射信号S1R"发生180度的相位翻转(out of phase)，则信号S1'和信号S1R"的波峰波谷相互抵消，因此，端口103b”'便无法接收到对应频点的信号。因此，本领域技术人员需要通过设计短截线103c”'合适的长度，尽量减少降低或避免插入损耗和阻抗突变。但是无论怎样设计短截线103c”'的长度，由于短截线103c”'的始终存在，其都会造成在某一频点处较大的插入损耗。

因此，本实用新型的如图1-8所示的实施例中的半导体装置10、10'和10”移除了短截线，通过直接将接点103d设置在导电迹线103上，使其暴露于表面102或表面101，便可以方便地检测集成电路封装体30和载板20与集成电路封装体40电连接后的性能，避免因半导体装置的短截线的存在带来较大的插入损耗，同时设置半导体装置的导电迹线具有合适的线宽和厚度以及环路面积保证其阻抗与载板阻抗大体上相同，实现了阻抗连续性，避免了因半导体装置10、10'或10”插入在集成电路封装体30和载板20之间时会对信号造成不良影响的可能。并且，本实用新型的如图1-8所示的实施例中的半导体装置具有成本低、使用方便和性能良好等诸多优点。

本实用新型的技术内容及技术特点已揭示如上，然而熟悉本领域的技术人员仍可能基于本实用新型的教示及揭示而作种种不背离本实用新型精神的替换及修饰。因此，本实用新型的保护范围应不限于实施例所揭示的内容，而应包括各种不背离本实用新型的替换及修饰，并为本专利申请权利要求书所涵盖。