硅穿孔互连结构的制作方法

本实用新型涉及半导体技术领域，尤其涉及一种硅穿孔互连结构。

背景技术：

在节省宝贵的布局空间或是增加内联机的效率时，经常会使用到硅穿孔(TSV Through Silicon Vias)。硅穿孔是一种垂直导电通孔，其可以完全贯穿硅材料所制成的基板或晶圆。

现有技术中的硅穿孔位移是靠金属线绕线而成，一般使用RDL(Re-Distribution Layer重布线层)达成。

但是其制造程序过于复杂、制成耗时太久、成本太高、良率低。

因此，有必要研究一种新的硅穿孔互连结构。

所述背景技术部分实用新型的上述信息仅用于加强对本实用新型的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的现有技术的信息。

技术实现要素：

本实用新型的目的在于克服上述现有技术的制成耗时太久、成本太高、良率低的不足，提供一种良性较好、可以降低生产耗时和生产成本的硅穿孔互连结构。

本实用新型的额外方面和优点将部分地在下面的描述中阐述，并且部分地将从描述中变得显然，或者可以通过本实用新型的实践而习得。

根据本公开的一个方面，一种硅穿孔互连结构，包括：

多层基体，各层所述基体上均设置有多个硅穿孔，且各层所述基体依次错位堆叠设置使所述硅穿孔部分连通；

连接导线，设于所述硅穿孔内，以连通多层所述基体上的对应电路。

在本公开的一种示例性实施例中，所述基体为晶圆、芯片中的一种。

在本公开的一种示例性实施例中，所述硅穿孔互连结构还包括：

错位对准标记，设于各层所述基体上。

在本公开的一种示例性实施例中，所述错位对准标记设置为两个。

在本公开的一种示例性实施例中，两个所述错位对准标记之间的间距与相邻两层所述基体的错位距离相同。

在本公开的一种示例性实施例中，所述错位距离大于等于10μm且小于等于60μm。

在本公开的一种示例性实施例中，所述硅穿孔互连结构还包括：

衬底基体，其上设置有多个连接导体，所述衬底基体与多层所述基体错位设置使所述连接导体与所述连接导线对应连通。

在本公开的一种示例性实施例中，所述衬底基体为晶圆或芯片。

在本公开的一种示例性实施例中，所述硅穿孔互连结构还包括：

载片，设于所述衬底基体的远离所述基体的一面。

由上述技术方案可知，本实用新型具备以下优点和积极效果中的至少之一：

本实用新型的硅穿孔互连结构，可以包括多层基体和连接导线；各层基体上均设置有多个硅穿孔，且各层基体依次错位堆叠设置使硅穿孔部分连通；连接导线设于硅穿孔内，以连通多层基体上的对应电路。一方面，本实用新型利用基体的错位设置，使得各层基体上的硅穿孔错位连接来达到硅穿孔(TSV)跳线的需求，可以不使用RDL制成，提升了半导体器件制成速度，另一方面，由于没有使用RDL制成，降低了多次RDL黄光，产出半导体器件的良率较高，同时降低了生产耗时和生产成本。

附图说明

通过参照附图详细描述其示例实施方式，本实用新型的上述和其它特征及优点将变得更加明显。

图1是相关技术中硅穿孔互连结构的示意图；

图2是本实用新型一种实施方式中硅穿孔互连结构的示意图；

图3是本实用新型另一种实施方式中硅穿孔互连结构的的示意图；

图4是图2中衬底基体的结构示意图；

图5是基体的结构示意图；

图6是在图5的基础上形成载体后结构示意图；

图7是在图6的基础上磨销硅基板后结构示意图；

图8是本实用新型错位对准标记的示意图；

图9是本实用新型基体与衬底基体连接后的结构图；

图10是在图8的基础上去掉载体后的结构示意图；

图11是硅穿孔互连结构制备方法的流程示意图；

图12是另一种硅穿孔互连结构制备方法的流程示意图；

图13是设置载片后硅穿孔互连结构的示意图；

图14是基体为芯片时，硅穿孔互连结构的示意图。

图中主要元件附图标记说明如下：

1、重布线层；2、硅穿孔；3、连接导体；4、第一材料层；5、基板；6、衬底基体；7、基体；701、芯片；8、顶部载体；9、第一错位对准标记；10、第二错位对准标记；11、连接导线；12、载片；N、错位距离；M、间距。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本实用新型将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。

参照图1所示的相关技术中硅穿孔互连结构的示意图，在相关技术中硅穿孔位移是依靠金属丝绕线而成，一般需要RDL(重布线层1)达成，制造过程较为复杂，需要的时间也就较多，且成本较高、良率较低。

本实用新型提供了一种硅穿孔互连结构，参照图2本实用新型硅穿孔互连结构示意图，硅穿孔互连结构可以包括多层基体7和衬底基体6；各层基体7上均设置有多个硅穿孔2，且各层基体7依次错位设置使硅穿孔2错位连通；连接导线11设于硅穿孔2内，以连通多层基体上的对应电路。

在本示例实施方式中，连接导线11的材料可以包括铜、多晶硅与钨金属等相关集成电路导电材料；硅穿孔2(TSV)外层绝缘材料可以包括氧化硅、氮化硅等相关集成电路绝缘材料。

在本示例实施方式中，参照图4和图5，硅穿孔互连结构可以包括衬底基体6和基体7，衬底基体6可以包括基板5和第一材料层4，第一材料层4上表面设置有多个连接导体3，基板的材质可以是硅，即基板5为硅基板；在另一实施方式中，基板的材质还可以是半导体、或者绝缘体；例如玻璃。在本示例实施方式中不做具体限定。

在本示例实施方式中，参照图4，基体7可以包括基板5、第一材料层4、连接导体3和多个硅穿孔2；基板5可以是硅基板；该硅穿孔2贯穿基体7。

在本示例实施方式中，参照图4和图5所示，基体7可以是上层晶圆，每层基体7上均可以设置有多个连接导体3，基体上的多个连接导体3可以分为两个区域，左侧区域与右侧区域。左侧区域设有四个连接导体3，四个连接导体3均匀分布，右侧区域也设有四个连接导体3，四个连接导体3均匀分布。每个区域内相邻两个连接导体3之间的间隔相同，两个区域之间存在一个较大的间隔。在另一示例实施方式中，每个区域的连接导体3数量可以是三个、五个或者更多。在本示例实施方式中不做具体限制。

参照图5，连接导体3形成在第一材料层4内，且不突出与第一材料层4。硅穿孔2与连接导体3可以是垂直设置，与之对应的，连接导线11与连接导体3也是垂直设置，使得各层基体7依次错位设置使硅穿孔2错位连通。当然，硅穿孔2与连接导体3也可以不垂直设置，之要能够达到使得各层基体7依次错位设置使硅穿孔2错位连通的目的即可，在本示例实施方式中不做具体限定。

在一种示例实施方式中，参照图8所示，本实用新型错位对准标记的示意图，硅穿孔互连结构还可以包括错位对准标记，设置在各层基体7的相同位置，错位对准标记可以设置为两个，第一错位对准标记9与第二错位对准标记10；也可以设置更多，在本实施方式中不做具体限定。在另一实施方式中，可以只设置一个错位对准标记，设置在距离基体侧边一定错位距离处，在进行错位键合时，只需要将另一个基体的侧边与该错位对准标记对齐即可。在再一实施方式中，还可以不设置错位对准标记，在多层基体进行错位键合时利用计算机来控制，使多层基体之间产生一定的错位距离N。

参照图8所示，第一错位对准标记9与第二错位对准标记10之间的间距M与相邻两层基体7的错位距离N相同，这样在定位时只需要将相邻两个基体7的错位对追标记错位对齐即可，例如，基体7的第一错位对准标记9与衬底基体6的第二错位对准标记10对齐。设置错位对准标记可以使得在进行多层基体7键合时更加准确。

在本示例实施方式中，错位距离N可以大于等于10μm且小于等于60μm；相应的第一错位对准标记9与第二错位对准标记10之间的间距M也可以大于等于10μm且小于等于60μm。

在本示例实施方式中，参照图8所示，第一错位对准标记9可以是十字形结构，第二错位对准标记10也可以是十字形结构，两个错位对准标记的形状可以是三角形，在进行对准时将相应的角相互错位对齐即可；当然，错位对准标记的形状还可以是矩形、五边形或者六边形等，在本实施方式中不做具体限定。

在本示例实施方式中，参照图2所示，硅穿孔互连结构可以由四层基体构成，也可以由更多层基体构成，基体的层数在本实施方式中不做具体限定，各层基体错位设置，错位方式可以是由下到上依次向右偏移相同的错位距离N。使得各层基体7上的硅穿孔2可以相互错位连接，同时设于硅穿孔2内的连接导线11也可以相互错位连接。在各层基体7第一材料层4均设有连接导体3。连接导体3可以使得各层基体7的之间的电路连接更加可靠。

参照图2所示，在上述键合键合后的多层基体7上开设硅穿孔2，从上述连接导体3中央位置开设硅穿孔2，贯穿多层基体7。在部分区域是硅穿孔2贯穿一层基体7，部分区域硅穿孔2贯穿两层基体7、还有部分区域硅穿孔2贯穿多层基体7。例如，在图2中最上层靠近最右侧的硅穿孔2只贯穿一层基体7。每层基体7最左侧均有一个连接导体4未与设于硅穿孔2内的连接导线11连接，这样的结构在一定程度上可以起到较好的散热作用。

当然，在另一实施方式中，参照图3，错位方式也可以设置为左右偏移相间，例如，第二层基体相对衬底基体6向右偏移，第三层基体相对第二层基体向左偏移，即奇数层相互对齐，偶数层也相互对齐。形成贯穿多层基体7的硅穿孔2。一方面，在出现较多层基体7是占用较少面积；另一方面，采用垂直设立，结构稳定不易倒塌。

参照图13所示，硅穿孔位移结构还可以包括载片12，载片12上形成衬底基体6，在衬底基体6上形成基体7；载片12的材质可以是半导体或者绝缘体；例如玻璃、硅板等。

在本实用新型的另一示例实施方式中，参照图14所示，该硅穿孔互连结构中的基体7还可以是芯片701；在衬底基体6上形成芯片701；芯片701与衬底基体6依次错位堆叠设置形成硅穿孔互连结构。芯片701可以包括基板5、第一材料层4、连接导体3和硅穿孔2；基板5、第一材料层4、连接导体3和硅穿孔2上述所述已经进行了详细说明，因此此时出不再赘述。

当然，在本实施方式中，硅穿孔互连结构也可以包括载片12，载片12上形成衬底基体6，在衬底基体6上形成芯片701；载片12的材质可以是半导体或者绝缘体；例如玻璃、硅板等。

进一步的，本实用新型还提供了一种对应于上述硅穿孔互连结构的制备方法；参照图11所示，该制备方法可以包括以下步骤：

步骤S110，提供多层基体，在各层所述基体上形成多个硅穿孔2。

步骤S120，在所述硅穿孔2内形成连接导线11。

步骤S130，将多层所述基体依次错位键合，使所述连接导线11错位连接以连通多层所述基体上的对应电路。

下面对该硅穿孔互连结构的制备方法的各个步骤进行详细说明：

在步骤S110中，提供多层基体，在各层所述基体上形成多个硅穿孔。

在步骤S120中，在所述硅穿孔2内形成连接导线11。

在本示例实施方式中，参照图5在硅穿孔2内设置连接导线11，并将硅穿孔2与导线键合，连接导线11的材质可以包括铜与钨金属等相关集成电路导电材料。

参照图5，基体7可以包括基板5、第一材料层4、连接导体3和多个硅穿孔2；基板5可以是硅基板，该硅穿孔2贯穿基体。

在步骤S130中，将多层所述基体依次错位键合，使所述连接导线11错位连接以连通多层所述基体上的对应电路。

首先，参照图6所示，将顶部载体8通过键合方式形成在基体7之上，以防止在后续进行基体研磨时基体较薄而产生翘曲，上述键合方式为临时键合。

然后，参照图7所示，基板5的背面进行减薄至连接导线11露出，使得上述所述的未完全开通的硅穿孔完全开通。基体7与衬底基体6Chip bonding(片焊接)或Hybrid bonding(混合键合)，并使基体的第一错位对准标记9与衬底基体6的第二错位对准标记对齐，使得基体7上设有的连接导线11可以与衬底基体6上设有的连接导体3连接。

最后，参照图9所示，将顶部载体8进行拆键合，露出基体7顶部连接导体3。拆键合的方法有化学拆键合、机械拆键合、UV拆键合等。

在本示例实施方式中，参照图2所示，多次实施上述实施例中的步骤，可以形成多层结构的硅穿孔2结构，硅穿孔2结构可以由四层基体构成，也可以是由两层或三层构成，还可以是由更多层基体构成，在本实施方式中不做具体限定。

在本示例实施方式中，各层基体7错位设置，错位方式可以是由下到上依次向右偏移相同的错位距离N。使得各层基体7上的硅穿孔2可以相互错位连接，同时设于硅穿孔2内的连接导线11也可以相互错位连接。在各层基体7上表面均设有连接导体3。连接导体3可以使得各层基体7的之间的电路连接更加安全。

当然，在另一实施方式中，参照图3，错位方式也可以设置为左右偏移相间，例如，第二层基体相对衬底基体6向右偏移，第三层基体相对第二层基体向左偏移，即奇数层相互对齐，偶数层也相互对齐。这样设计在出现较多层基体7是占用较少面积，垂直设立，不易倒塌，结构稳定。

在一种示例实施方式中，参照图8所示，本实用新型错位对准标记的示意图，硅穿孔2结构还可以包括错位对准标记，设置在各层基体7的相同位置，错位对准标记可以设置为两个，第一错位对准标记9与第二错位对准标记10；也可以设置更多，在本实施方式中不做具体限定。在另一实施方式中，可以只设置一个错位对准标记，设置在距离基体侧边一定错位距离N处，在进行错位键合时，只需要将另一个基体的侧边与该错位对准标记对齐即可。在再一实施方式中，还可以不设置错位对准标记，在多层基体进行错位键合时利用计算机来控制，使多层基体之间产生一定的错位距离。

在本示例实施方式中，参照图8所示，第一错位对准标记9可以是十字形结构，第二错位对准标记10也可以是十字形结构；两个错位对准标记的形状也可以是三角形，在进行对准时将相应的角相互错位对齐即可；当然，错位对准标记的形状还可以是矩形、五边形或者六边形等，在本实施方式中不做具体限定。在本示例实施方式中，第一错位对准标记9与第二错位对准标记10之间的间距M与相邻两层基体7的错位距离N相同，这样在定位时只需要将相邻两个基体7的错位对追标记错位对齐即可，例如，基体7的第一错位对准标记9与衬底基体6的第二错位对准标记10对齐。设置错位对对准标记可以使得在进行多层基体7键合时更加准确。

错位距离N可以大于等于10μm且小于等于60μm；相应的第一错位对准标记9与第二错位对准标记10之间的间距M也可以大于等于10μm且小于等于60μm。

参照图4和图5所示，基体7上设置有多个连接导体3，连接导体3形成在第一材料层4内，且不突出与第一材料层4。基体上的多个连接导体3可以分为两个区域，左侧区域与右侧区域。左侧区域设有四个连接导体3，四个连接导体3均匀分布，右侧区域也设有四个连接导体3，四个连接导体3均匀分布。每个区域内相邻两个连接导体3之间的间隔相同，两个区域之间存在一个较大的间隔。在另一示例实施方式中，每个区域的连接导体3数量可以是三个、五个或者更多。在本示例实施方式中不做具体限制。

基体7与衬底基体6Chip bonding(片焊接)或Hybrid bonding(混合键合)，并使基体7的第一错位对准标记9与衬底基体6的第二错位对准标记对齐，使得基体7上设有的连接导线11可以与衬底基体6上设有的连接导体3连接。

参照图13所示，硅穿孔位移结构还可以包括载片12，首先在载片12上形成衬底基体6，在衬底基体6上形成基体7；载片12的材质可以是半导体或者绝缘体；例如玻璃、硅板等。在衬底基体6上形成基体7的方法上述所述已经进行了详细介绍，因此，此处不再赘述。

在本实用新型的另一示例实施方式中，参照图14所示，该硅穿孔互连结构中的基体7还可以是芯片701；在衬底基体6上形成芯片701；芯片701与衬底基体6依次错位堆叠设置形成硅穿孔互连结构。芯片701可以包括基板5、第一材料层4、连接导体3和硅穿孔2；基板5、第一材料层4、连接导体3和硅穿孔2上述所述已经进行了详细说明，因此此时出不再赘述。

当然，在本实施方式中，硅穿孔互连结构也可以包括载片12，载片12上形成衬底基体6，在衬底基体6上形成芯片701；载片12的材质可以是半导体或者绝缘体；例如玻璃、硅板等。

在本示例实施方式中，是先完成硅穿孔2(TSV)等离子蚀刻及填铜制程，再使用Chip bonding(片焊接)或Hybrid bonding(混合键合)将多层基体7键合到一起。在另一实施方式中，硅穿孔互连结构制备过程也可以是先将多片基体7键合，再进行硅穿孔2(TSV)等离子蚀刻及填铜制程。因此可以提出另一种硅穿孔互连结构的制备方法。下面说明另一种硅穿孔互连结构的制备方法。参照图12所示，该制备方法可以包括以下步骤：

步骤S210，提供多层基体，将多层所述基体依次错位键合。

步骤S220，在多层所述基体上形成多个硅穿孔2，所述硅穿孔2贯穿一层基体、两层基体或多层基体。

步骤S230，在所述硅穿孔2内形成连接导线11，所述连接导线11连通多层所述基体上的对应电路。

下面对该硅穿孔互连结构的制备方法的各个步骤进行详细说明。

在步骤S210中，提供多层基体，将多层所述基体依次错位键合。

在本示例实施方式中，该硅穿孔互连结构还包括衬底基体6；参照图3，衬底基体6可以包括基板5和第一材料层4，第一材料层4上设置有多个连接导体3。

在本示例实施方式中，多层基体7可以是多层上层晶圆，在另一实施方式中，多层基体还可以是多层芯片701或多层芯片701与上层晶圆混合。各层基体7上均设有连接导体3参照图3所示，基体7上设置的多个连接导体3可以分为两个区域左侧区域与右侧区域，在每个区域内相邻两个连接导体3之间的间隔相同，两个区域之间存在一个较大的间隔。

在本示例实施方式中，将多层基体7通过上述错位对准标记形成错位叠层结构，并进行键合，并与上述衬底基体6键合连接。使得多层基体7上的连接导体3错位对其齐。错位方式可以是由下到上依次向右偏移相同的错位距离N。

当然，在另一实施方式中，错位方式也可以设置为左右偏移相间，例如，第二层相对第一层向右偏移，第三层相对第二层向左偏移，即奇数层相互对齐，偶数层也相互对齐。这样设计在出现较多层基体7是占用较少面积，垂直设立，不易倒塌，结构稳定。

步骤S220，在多层所述基体上形成多个硅穿孔2，所述硅穿孔2贯穿一层基体、两层基体或多层基体。

在本示例实施方式中，参照图2所示，在上述键合后的多层基体7上开设硅穿孔2，从上述连接导体3中央位置开设硅穿孔2，贯穿多层基体7。在部分区域是硅穿孔2贯穿一层基体7，部分区域硅穿孔2贯穿两层基体7、还有部分区域硅穿孔2贯穿多层基体7。例如在图2中最上层靠近最右侧的硅穿孔2只贯穿一层基体7。每层基体最左侧均有一个连接导体4未与设于硅穿孔2内的连接导线11连接，这样的结构在一定程度上可以起到较好的散热作用。

步骤S230，在所述硅穿孔2内形成连接导线11，所述连接导线11连通多层所述基体上的对应电路。

在本示例实施方式中，在上述形成的硅穿孔2内设置连接导线11，使得多层电路的电路连通。

参照图13所示，硅穿孔位移结构还可以包括载片12，首先在载片12上形成衬底基体6，在衬底基体6上形成基体7；载片12的材质可以是半导体或者绝缘体；例如玻璃、硅板等。在衬底基体6上形成基体7的方法上述所述已经进行了详细介绍，因此，此处不再赘述。

在本实用新型的另一示例实施方式中，参照图14所示，该硅穿孔互连结构中的基体7还可以是芯片701；在衬底基体6上形成芯片701；芯片701与衬底基体6依次错位堆叠设置形成硅穿孔互连结构。芯片701可以包括基板5、第一材料层4、连接导体3和硅穿孔2；基板5、第一材料层4、连接导体3和硅穿孔2上述所述已经进行了详细说明，因此此时出不再赘述。

当然，在本实施方式中，硅穿孔互连结构也可以包括载片12，载片12上形成衬底基体6，在衬底基体6上形成芯片701；载片12的材质可以是半导体或者绝缘体；例如玻璃、硅板等。

上述所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中，如有可能，各实施例中所讨论的特征是可互换的。在上面的描述中，提供许多具体细节从而给出对本实用新型的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本实用新型的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、组件、材料等。在其它情况下，不详细示出或描述公知结构、材料或者操作以避免模糊本实用新型的各方面。

虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。其他相对性的用语，例如“高”“低”“顶”“底”等也作具有类似含义。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。

本说明书中，用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包含”、“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”、“第二”和“第三”等仅作为标记使用，不是对其对象的数量限制。

应可理解的是，本实用新型不将其应用限制到本说明书提出的部件的详细结构和布置方式。本实用新型能够具有其他实施方式，并且能够以多种方式实现并且执行。前述变形形式和修改形式落在本实用新型的范围内。应可理解的是，本说明书实用新型和限定的本实用新型延伸到文中和/或附图中提到或明显的两个或两个以上单独特征的所有可替代组合。所有这些不同的组合构成本实用新型的多个可替代方面。本说明书所述的实施方式说明了已知用于实现本实用新型的最佳方式，并且将使本领域技术人员能够利用本实用新型。