存储器结构及其制造方法与流程

本发明涉及一种半导体结构及其制造方法，且特别是涉及一种存储器结构及其制造方法。

背景技术：

目前发展出一种包括晶体管与电容器的存储器结构。在此种存储器结构中，使用电容器作为储存元件。在目前提高元件集成度的趋势下，如何达成不增加存储单元尺寸且可有效地提升存储器元件的电性效能为目前业界持续努力的目标。

技术实现要素：

本发明提供一种存储器结构，其中电容器设置于晶体管上方的导电层的线路部分与虚设部分之间。

本发明提供一种存储器结构的制造方法，其用以制造上述的存储器结构。

本发明的存储器结构包括第一晶体管、第二晶体管、隔离结构、导电层以及电容器。所述第一晶体管与所述第二晶体管设置于所述基底上。所述隔离结构设置于所述第一晶体管与所述第二晶体管之间的所述基底中。所述导电层设置于所述第一晶体管与所述第二晶体管上方，且包括线路部分与至少一虚设部分，其中所述线路部分电连接至所述第一晶体管与第二晶体管，且所述虚设部分位于所述隔离结构上方。所述电容器设置于所述第一晶体管与所述第二晶体管之间。所述电容器包括主体部分、第一延伸部分与第二延伸部分。所述主体部分设置于所述导电层的虚设部分上方。所述第一延伸部分自所述主体部分延伸至所述第一晶体管的源极/漏极区。所述第二延伸部分自所述主体部分延伸至所述第二晶体管的源极/漏极区。所述第一延伸部分与所述第二延伸部分各自设置于所述线路部分与所述虚设部分之间。

在本发明的存储器结构的一实施例中，所述至少一虚设部分包括彼此间隔开的第一虚设部分与第二虚设部分。

在本发明的存储器结构的一实施例中，所述电容器还包括第三延伸部分，其自所述主体部分延伸至所述隔离结构，且设置于所述第一虚设部分与所述第二虚设部分之间。

在本发明的存储器结构的一实施例中，所述电容器例如由下电极、上电极以及位于所述下电极与所述上电极之间的绝缘层构成，且所述主体部分、所述第一延伸部分与所述第二延伸部分各自包括所述下电极、所述上电极以及所述绝缘层。

在本发明的存储器结构的一实施例中，所述第一延伸部分的所述下电极例如与所述第一晶体管的源极/漏极区连接。

在本发明的存储器结构的一实施例中，所述第二延伸部分的所述下电极例如与所述第二晶体管的源极/漏极区连接。

本发明的存储器结构的制造方法包括以下步骤：在基底上形成第一晶体管与第二晶体管；在所述第一晶体管与所述第二晶体管上方形成导电层，其中所述导电层包括线路部分与至少一虚设部分，所述线路部分电连接至所述第一晶体管与第二晶体管，且所述虚设部分位于所述隔离结构上方；在所述第一晶体管与所述第二晶体管之间形成电容器。所述电容器包括主体部分、第一延伸部分与第二延伸部分。所述主体部分位于所述导电层的虚设部分上方。所述第一延伸部分自所述主体部分延伸至所述第一晶体管的源极/漏极区。所述第二延伸部分自所述主体部分延伸至所述第二晶体管的源极/漏极区。所述第一延伸部分与所述第二延伸部分各自设置于所述线路部分与所述虚设部分之间。

在本发明的存储器结构的制造方法的一实施例中，所述导电层的形成方法包括以下步骤：在所述基底上形成第一介电层，其中所述第一介电层覆盖所述第一晶体管与第二晶体管；在所述第一介电层中形成第一接触窗与第二接触窗，其中所述第一接触窗与所述第一晶体管的源极/漏极区连接，且所述第二接触窗与所述第二晶体管的源极/漏极区连接；在所述第一介电层上形成导电材料层；将所述导电材料层图案化，以形成所述导电层，其中所述线路部分与所述第一接触窗以及所述第二接触窗连接。

在本发明的存储器结构的制造方法的一实施例中，所述电容器的形成方法包括以下步骤：在所述第一介电层上形成第二介电层，其中所述第二介电层覆盖所述导电层；在所述第一介电层与所述第二介电层中形成沟槽，其中所述沟槽的第一部分暴露出所述第一晶体管的源极/漏极区，所述沟槽暴的第二部分露出所述第二晶体管的源极/漏极区，且所述沟槽的第三部分暴露出所述至少一虚设部分；在所述沟槽的侧壁与底面上形成下电极；在所述下电极上形成绝缘层；在所述绝缘层上形成上电极。

在本发明的存储器结构的制造方法的一实施例中，所述至少一虚设部分包括彼此间隔开的第一虚设部分与第二虚设部分，且所述沟槽的第四部分位于所述第一虚设部分与所述第二虚设部分并暴露出所述隔离结构的一部分。

本发明的存储器结构包括第一晶体管、第二晶体管、隔离结构、导电层以及电容器。所述第一晶体管与所述第二晶体管设置于所述基底上。所述隔离结构设置于所述第一晶体管与所述第二晶体管之间的所述基底中。所述导电层设置于所述第一晶体管与所述第二晶体管上方，且包括线路部分、第一虚设部分与第二虚设部分，其中所述线路部分电连接至所述第一晶体管与第二晶体管，所述第一虚设部分位于所述第一晶体管上方，且所述第二虚设部分位于所述第二晶体管上方。所述电容器设置于所述基底上，且位于所述第一虚设部分与所述第二虚设部分之间。

在本发明的存储器结构的一实施例中，所述电容器例如覆盖所述第一虚设部分的顶面的至少一部分以及所述第二虚设部分的顶面的至少一部分。

在本发明的存储器结构的一实施例中，所述电容器不与所述第一晶体管的栅极以及第二晶体管的栅极接触。

在本发明的存储器结构的一实施例中，所述电容器例如由下电极、上电极以及位于所述下电极与所述上电极之间的绝缘层构成。

在本发明的存储器结构的一实施例中，所述电容器的所述下电极例如与所述第一晶体管的源极/漏极区、所述第二晶体管的源极/漏极区以及所述隔离结构连接。

在本发明的存储器结构的一实施例中，所述第一晶体管例如为n型金属氧化物半导体晶体管与p型金属氧化物半导体晶体管中的一者，且所述第二晶体管例如为n型金属氧化物半导体晶体管与p型金属氧化物半导体晶体管中的另一者。

在本发明的存储器结构的一实施例中，还包括设置于所述导电层的侧壁上的衬层。

本发明的存储器结构的制造方法包括以下步骤：在基底上形成第一晶体管与第二晶体管；在所述第一晶体管与所述第二晶体管上方形成导电层，其中所述导电层包括线路部分、第一虚设部分与第二虚设部分，所述线路部分电连接至所述第一晶体管与第二晶体管，所述第一虚设部分位于所述第一晶体管上方，且所述第二虚设部分位于所述第二晶体管上方；在所述基底上形成电容器，其中所述电容器位于所述第一虚设部分与所述第二虚设部分之间。

在本发明的存储器结构的制造方法的一实施例中，所述电容器的形成方法包括以下步骤：在所述第一介电层上形成第二介电层，其中所述第二介电层覆盖所述导电层；在所述第一虚设部分与所述第二虚设部分之间的所述第一介电层与所述第二介电层中形成沟槽，其中所述沟槽暴露出所述第一晶体管的源极/漏极区、所述第二晶体管的源极/漏极区所述隔离结构；在所述沟槽的侧壁与底面上形成下电极；在所述下电极上形成绝缘层；在所述绝缘层上形成上电极。

在本发明的存储器结构的制造方法的一实施例中，所述沟槽例如暴露所述第一虚设部分的顶面的至少一部分以及所述第二虚设部分的顶面的至少一部分。

在本发明的存储器结构的制造方法的一实施例中，所述导电层的形成方法包括以下步骤：在所述基底上形成第一介电层，其中所述第一介电层覆盖所述第一晶体管与第二晶体管；在所述第一介电层中形成第一接触窗与第二接触窗，其中所述第一接触窗与所述第一晶体管的源极/漏极区连接，且所述第二接触窗与所述第二晶体管的源极/漏极区连接；在所述第一介电层上形成导电材料层；将所述导电材料层图案化，以形成所述导电层，其中所述线路部分与所述第一接触窗以及所述第二接触窗连接。

在本发明的存储器结构的制造方法的一实施例中，在形成所述导电层之后以及在形成所述电容器之前，还包括于所述导电层的侧壁上形成衬层。

基于上述，在本发明的存储器结构中，电容器设置于晶体管上方的导电层的线路部分与虚设部分之间，因此可以在不增加布局面积的情况下增加下电极与上电极之间的耦合率(couplingratio)，进而能够提高存储器结构的效能。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。

附图说明

图1a至图1d为本发明一实施例的存储器结构的制造流程剖面示意图；

图2为本发明另一实施例的存储器结构的剖面示意图；

图3a至图3c为本发明另一实施例的存储器结构的制造流程剖面示意图；

图4为本发明另一实施例的存储器结构的剖面示意图。

符号说明

10、20、30、40：存储器结构

100：基底

102：隔离结构

104、106：晶体管

104a、106a：栅介电层

104b、106b：栅极

104c、106c：掺杂区

108、116：介电层

110a、110b：接触窗

112：导电层

112a：线路部分

112b：虚设部分

114：衬层

118、119：图案化掩模层

120、121：沟槽

120a：第一部分

120b：第二部分

120c：第三部分

122：下电极

124：绝缘层

126：上电极

128、129：电容器

128a、128b、128c：延伸部分

具体实施方式

下文列举实施例并配合所附的附图来进行详细地说明，但所提供的实施例并非用以限制本发明所涵盖的范围。此外，附图仅以说明为目的，并未依照原尺寸作图。为了方便理解，下述说明中相同的元件将以相同的符号标示来说明。

此外，关于文中所使用「包含」、「包括」、「具有」等等用语，均为开放性的用语，也就是指「包括但不限于」。

另外，文中所提到的方向性用语，例如「上」、「下」等，仅是用以参考附图的方向，并非用来限制本发明。

图1a至图1d为依照本发明一实施例的存储器结构的制造流程剖面示意图。

首先，请参照图1a，提供基底100。基底100例如是硅基底。然后，在基底100中形成隔离结构102，以定义出主动(有源)区(activearea，aa)。隔离结构102例如是浅沟槽隔离(shallowtrenchisolation，sti)结构。隔离结构102的形成方法为本领域技术人员所熟知，在此不另行说明。接着，在基底100上形成晶体管104与晶体管106。晶体管104与晶体管106通过隔离结构102而彼此分隔开。晶体管104与晶体管106具有不同的导电类型。举例来说，晶体管104为n型金属氧化物半导体晶体管，则晶体管106为p型金属氧化物半导体晶体管。反之，晶体管104为p型金属氧化物半导体晶体管，则晶体管106为n型金属氧化物半导体晶体管。在本实施例中，晶体管104包括依序设置于基底100上的栅介电层104a与栅极104b以及设置于基底100中的作为源极/漏极的掺杂区104c，而晶体管106包括依序设置于基底100上的栅介电层106a与栅极106b以及设置于基底100中的作为源极/漏极的掺杂区106c。晶体管104与晶体管106的形成方法为本领域技术人员所熟知，在此不另行说明。

然后，请参照图1b，在基底100上形成介电层108。介电层108覆盖晶体管104与晶体管106。介电层108例如为氧化硅层。介电层108一般称为层间介电层(inter-layerdielectriclayer)。接着，在介电层108中形成接触窗110a与接触窗110b。接触窗110a贯穿介电层108而与晶体管104的掺杂区104c连接，而接触窗110b贯穿介电层108而与晶体管106的掺杂区106c连接。接触窗110a与接触窗110b的形成方法为本领域技术人员所熟知，在此不另行说明。然后，在介电层108上形成导电材料层(未绘示)。导电材料层例如为铜层或铝层。此外，导电材料层也可以是由铜层或铝层以及设置于其上方及/或下方的阻障层所构成的复合层。上述的阻障层例如为氮化钛层、氮化钽层、氮化硅层或其组合。接着，将述导电材料层图案化，以形成导电层112。导电层112包括线路部分112a与虚设部分112b。线路部分112a与接触窗110a、110b连接，以电连接至晶体管104、106，意即线路部分112a为内连线(interconnection)结构的一部分。虚设部分112b位于隔离结构上方，且与线路部分112a以及其他元件电性分离。

接着，选择性地于导电层112的侧壁上形成衬层114。衬层114例如为氮化钛层、钛层、氮化钽层、钽层、氮化硅层、氮氧化硅层或氧化硅层。衬层114的形成方法例如是先于介电层108上共形地形成衬层材料层，然后进行各向异性蚀刻制作工艺，以移除部分衬层材料层。衬层114用以在后续的蚀刻制作工艺中避免导电层112受损。

然后，请参照图1c，在介电层108上形成介电层116。介电层116覆盖导电层112。介电层116例如为氧化硅层。介电层116也作为层间介电层。接着，在介电层116上形成图案化掩模层118。图案化掩模层118例如为光致抗蚀剂层。图案化掩模层118暴露出栅极104b与栅极106b之间的区域。之后，以图案化掩模层118为蚀刻掩模，进行各向异性蚀刻制作工艺，移除部分介电层108与部分介电层116，以形成沟槽120。此外，在蚀刻的过程中，虚设部分112b以及位于其侧壁上的衬层114也作为蚀刻掩模，使得所形成的沟槽120包括第一部分120a、第二部分120b与第三部分120c。第一部分120a位于介电层108与介电层116中，且暴露出晶体管104的掺杂区104c。第二部分120b位于介电层108与介电层116中，且暴露出晶体管106的掺杂区106c。第三部分120c位于介电层116中，且暴露出虚设部分112b以及位于其侧壁上的衬层114。

特别一提的是，在本实施例中，虚设部分112b设置于隔离结构102的上方，因此在进行上述的各向异性蚀刻制作工艺时，虚设部分112b可作为蚀刻掩模，使得沟槽120的第一部分120a与第二部分120b可形成于虚设部分112b的两侧而分别暴露出掺杂区104c与掺杂区106c。也就是说，上述的各向异性蚀刻制作工艺属于自行对准蚀刻(self-alignedetch)制作工艺。因此，只需简单地将图案化掩模层118形成为暴露出栅极104b与栅极106b之间的区域即可，而不需使暴露区域精准地对准掺杂区104c与掺杂区106c，因而可大幅度提升制作工艺容忍度(processwindow)。

之后，请参照图1d，移除图案化掩模层118。接着，在沟槽120的侧壁上与底面上依序形成下电极122、绝缘层124以及上电极126，以形成电容器128。下电极122、绝缘层124以及上电极126的形成方法例如是先于基底100上共形地形成下电极材料层(例如为氮化钛层)。然后，在下电极材料层上共形地形成绝缘材料层(例如为高介电常数(high-k)层)。接着，在绝缘材料层上形成上电极材料层(例如是由钨层与氮化钛层所构成的复合层)，以填满沟槽120。之后，进行平坦化制作工艺，移除部分下电极材料层、部分绝缘材料层与部分上电极材料层，直到暴露出介电层116。亦即，电容器128属于一般熟知的金属-绝缘层-金属(mim)电容器。当然，在其他实施例中也可使用其他熟知的方法来形成电容器128。如此一来，完成了本实施例的存储器结构10。此外，后续还可形成与线路部分112a连接的接触窗、与电容器128的上电极126连接的接触窗等，其为本领域技术人员所熟知，在此不另行说明。

在本实施例中，存储器结构10包括基底100、隔离结构102、晶体管104、晶体管106以及电容器128。电容器128设置于晶体管104与晶体管106之间。电容器128由下电极122、绝缘层124与上电极126构成，其中绝缘层124位于下电极122与上电极126之间。此外，电容器128包括主体部分128a、延伸部分128b以及延伸部分128c，且主体部分128a、延伸部分128b以及延伸部分128c各自包括下电极122、绝缘层124与上电极126。如图1d所示，主体部分128a实质上水平地位于栅极104b与栅极106b之间，延伸部分128b自主体部分126a延伸至晶体管104的源极/漏极区(掺杂区104c)且经由下电极122而与晶体管104的源极/漏极区连接，延伸部分128c自主体部分126a延伸至晶体管106的源极/漏极区(掺杂区106c)且经由下电极122而与晶体管106的源极/漏极区连接。如此一来，电容器128即可同时与晶体管104以及晶体管106电连接。此外，延伸部分128b以及延伸部分128c具有实质上均一的宽度。

在存储器结构10中，电容器128的主体部分128a设置于导电层112的虚设部分112b上方且延伸部分126b、126c设置于导电层112的线路部分112a与虚设部分112b之间并向下穿过介电层108而与晶体管104、106连接，因此可以在不额外增加布局面积的条件下通过调整介电层108的厚度来增加下电极122与上电极126之间的耦合率，进而提高存储器结构的效能。

此外，在本实施例中，电容器128的主体部分128a设置于导电层112上方且延伸部分128b、128c设置于导电层112的线路部分112a与虚设部分112b之间，但本发明不限于此。在其他实施例中，电容器128的主体部分128a也可以设置于更上层的导电层上方，且延伸部分128b、128c设置于此层导电层的线路部分与虚设部分之间，以进一步增加下电极122与上电极126之间的耦合率。

另外，在本实施例中，导电层112包括一个虚设部分112b，但本发明不限于此。在其他实施例中，导电层112可包括多个虚设部分112b。

图2为依照本发明另一实施例的存储器结构的剖面示意图。在本实施例中，与图1d中相同的元件将以相同的元件符号表示，且不再对其进行说明。

请参照图2，存储器结构20与存储器结构10的差异在于：在存储器结构20中，导电层112包括二个虚设部分112b，且电容器128还包括延伸部分128d。延伸部分128d设置于二个虚设部分112b之间，且自主体部分128a延伸至隔离结构102。延伸部分128d包括下电极122、绝缘层124与上电极126。如此一来，电容器128可具有更高的耦合率，且进一步提高存储器结构的效能。

此外，在其他实施例中，视实际需求，导电层112也可包括三个以上的虚设部分112b，以进一步提高电容器的耦合率。

图3a至图3c为依照本发明另一实施例的存储器结构的制造流程剖面示意图。在本实施例中，与图1a至图1d中相同的元件将以相同的元件符号表示，且不再对其进行说明。

首先，请参照图3a，在形成图1b中的接触窗110a与接触窗110b之后，形成导电层112。在本实施例中，导电层112包括线路部分112a与两个虚设部分112b。线路部分112a与接触窗110a、110b连接，以电连接至晶体管104、106，意即线路部分112a为内连线结构的一部分。所述两个虚设部分112b分别位于晶体管104、106上方，且与线路部分112a以及其他元件电性分离。接着，选择性地于导电层112的侧壁上形成衬层114。

然后，请参照图3b，在介电层108上形成介电层116。介电层116覆盖导电层112。介电层116例如为氧化硅层。介电层116也作为层间介电层。接着，在介电层116上形成图案化掩模层119。图案化掩模层119例如为光致抗蚀剂层。图案化掩模层119暴露出栅极104b与栅极106b之间的区域。之后，以图案化掩模层119为蚀刻掩模，进行各向异性蚀刻制作工艺，移除部分介电层108与部分介电层116，以形成沟槽121。沟槽121暴露出晶体管104的掺杂区104c、晶体管106的掺杂区106c以及隔离结构102。

特别一提的是，在本实施例中，虚设部分112b设置于晶体管104、106的上方，因此在进行上述的各向异性蚀刻制作工艺时，虚设部分112b可作为蚀刻掩模而暴露出隔离结构102两侧的掺杂区104c与掺杂区106c。也就是说，上述的各向异性蚀刻制作工艺属于自行对准蚀刻制作工艺。因此，只需简单地将图案化掩模层119形成为暴露出栅极104b与栅极106b之间的区域即可，而不需使暴露区域精准地对准掺杂区104c与掺杂区106c，因而可大幅提升制作工艺容忍度。此外，在本实施例中，虚设部分112b的位置并没有特别限制，只要在作为蚀刻掩模时能够避免沟渠121暴露出栅极104b、106b即可。

接着，请参照图3c，在沟槽121的侧壁上与底面上依序形成下电极122、绝缘层124以及上电极126，以形成电容器129。下电极122、绝缘层124以及上电极126的形成方法例如是先于基底100上共形地形成下电极材料层(例如为氮化钛层)。然后，在下电极材料层上共形地形成绝缘材料层(例如为高介电常数层)。接着，在绝缘材料层上形成上电极材料层(例如是由钨层与氮化钛层所构成的复合层)，以填满沟槽121。之后，进行平坦化制作工艺，移除部分下电极材料层、部分绝缘材料层与部分上电极材料层，直到暴露出介电层116。亦即，电容器129属于一般熟知的金属-绝缘层-金属电容器。当然，在其他实施例中也可使用其他熟知的方法来形成电容器129。如此一来，完成了本实施例的存储器结构20。此外，后续还可形成与线路部分112a连接的接触窗、与电容器129的上电极126连接的接触窗等，其为本领域技术人员所熟知，在此不另行说明。

在本实施例中，存储器结构30包括基底100、隔离结构102、晶体管104、晶体管106以及电容器129。电容器129设置于晶体管104与晶体管106之间。电容器129由下电极122、绝缘层124与上电极126构成，其中绝缘层124位于下电极122与上电极126之间。

在存储器结构30中，电容器128设置于导电层112的线路部分112a与虚设部分112b之间并向下穿过介电层108且经由下电极122而与晶体管104、106的源极/漏极区连接。如此一来，电容器128即可同时与晶体管104以及晶体管106电连接。因此，可以在不额外增加布局面积的条件下通过调整介电层108的厚度来增加下电极122与上电极126之间的耦合率，进而提高存储器结构的效能。

此外，在本实施例中，电容器129位于导电层112的线路部分112a与虚设部分112b之间，但本发明不限于此。在其他实施例中，电容器129也可以设置于更上层的导电层的线路部分112a与虚设部分112b之间，以进一步增加下电极122与上电极126之间的耦合率。

另外，在本实施例中，整个电容器129位于导电层112的线路部分112a与虚设部分112b之间，但本发明不限于此。在其他实施例中，也可通过调整图案化掩模层119所暴露出的区域来增加电容器129的下电极122与上电极126之间的耦合率。

图4为依照本发明另一实施例的存储器结构的剖面示意图。

在本实施例中，在进行图3b所述的各向异性蚀刻制作工艺时，由于图案化掩模层119除了暴露出包括掺杂区104c、掺杂区106c以及隔离结构102的区域之外，还暴露出包括虚设部分112b的顶面一部分的区域，因此所形成的沟槽121可暴露出虚设部分112b的顶面一部分。如此一来，如图4所示，在存储器结构40中，电容器129可覆盖虚设部分112b的顶面一部分，进一步增加下电极122与上电极126之间的耦合率。

此外，在本实施例中，电容器129可覆盖虚设部分112b的顶面一部分，但本发明不限于此。在其他实施例中，电容器129也可覆盖虚设部分112b的整个顶面，以更进一步增加下电极122与上电极126之间的耦合率。

虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。