具有沟槽栅极结构和台面区段的顶部部分中的源极区域的碳化硅半导体器件的制作方法

在垂直功率半导体器件中，负载电流在前侧处的第一表面与半导体管芯的背面上的第二表面之间流动。由于碳化硅中的介电击穿场强度显着高于硅中的介电击穿场强度，因此碳化硅半导体器件可以比具有相同电压阻断能力的等效硅器件显著地更薄。因此，碳化硅半导体器件可以将多于600v的高击穿电压与显着更低的导通状态电阻rdson相组合，作为其硅相对部分（siliconcounterparts）。由于相对薄的漂移区，沟道区域中相对低的电荷载流子迁移率至少针对具有高达1200v的阻断电压的电压等级而主导了垂直碳化硅器件的导通状态电阻。

存在对于将具有高介电击穿场强度的材料与低rdson相组合的垂直半导体器件的需要。

技术实现要素：

本公开的实施例涉及一种包括沟槽栅极结构的半导体器件，该沟槽栅极结构从前侧延伸到碳化硅部分中。源极区域形成在沟槽栅极结构之间的碳化硅部分的台面区段的顶部部分中。在台面区段中，选通沟道区域邻接源极区域。选通沟道区域被配置为在半导体器件的绝对最大额定值内完全耗尽。

本公开的实施例进一步涉及一种包括沟槽栅极结构的半导体器件，该沟槽栅极结构从前侧延伸到碳化硅部分中。源极区域形成在沟槽栅极结构之间的碳化硅部分的台面区段的顶部部分中。在台面区段中，选通沟道区域邻接源极区域。选通沟道区域被配置为在半导体器件的绝对最大额定值内形成体沟道，所述体沟道包括至少在台面区段的中心部分中的电荷载流子流。

本公开的进一步实施例涉及一种包括沟槽栅极结构的半导体器件，该沟槽栅极结构从前侧延伸到碳化硅部分中。源极区域形成在沟槽栅极结构之间的碳化硅部分的台面区段的顶部部分中。选通沟道区域邻接台面区段中的源极区域。选通沟道区域被配置为：（i）在半导体器件的绝对最大额定值内的第一栅极电压下完全耗尽；以及（ii）在半导体器件的绝对最大额定值内的第二栅极电压下形成体沟道，所述体沟道包括至少在台面区段的中心部分中的电荷载流子流。

在权利要求和以下详细描述中描述了进一步的实施例。本领域技术人员在阅读下面的详细描述时和在查看附图时将认识到附加的特征和优点。

附图说明

附图被包括以提供对本实施例的进一步理解并且被并入在本说明书中且构成本说明书的一部分。附图图示本实施例并且连同本描述一起用于解释实施例的原理。将容易领会到进一步的实施例和所意图的优点，因为通过参考下面的详细描述它们变得更好理解。

图1a是根据一实施例的具有沟槽栅极结构、垂直沟道和完全耗尽的沟道区域的垂直功率半导体器件的部分的示意性水平横截面图。

图1b是图1a的半导体器件部分沿着线b-b的示意性垂直横截面图。

图2a是根据与沟槽栅极结构下方的jfet结构有关的一实施例的半导体器件的部分的示意性水平横截面图。

图2b是图2a的半导体器件部分沿着线b-b的示意性垂直横截面图。

图3a是根据与jfet结构与源极端子之间的电连接有关的一实施例的包括jfet结构的半导体器件的部分的示意性垂直横截面图。

图3b是图3a的半导体器件部分沿着jfet结构的平面中的线b-b的示意性水平横截面图。

图4a是根据一实施例的半导体器件的部分的示意性垂直横截面图，该实施例与漂移区的导电类型的低掺杂沟道区域有关，并且进一步与垂直凹陷的条形沟槽栅极结构以及与跟沟槽栅极结构正交的条形反掺杂区域有关。

图4b是图4a的半导体器件部分沿着反掺杂区域的平面中的线b-b的示意性水平横截面图。

图4c是根据与将jfet结构连接到源电极的p掺杂台面区域有关的一实施例的半导体器件的部分的示意性垂直横截面图。

图4d是图4c的半导体器件部分沿着反掺杂区域的平面中的线d-d的示意性水平横截面图。

图5a是根据一实施例的半导体器件的部分的示意性垂直横截面图，该实施例与本征沟道区域有关，并且进一步与沟槽栅极结构的横向凹陷的顶部部分有关。

图5b是图5a的半导体器件部分沿着选通沟道区域的平面中的线b-b的示意性水平横截面图。

图6a是根据与用于jfet结构的接触插塞有关的一实施例的垂直功率半导体器件的部分的示意性水平横截面图。

图6b是图6a的半导体器件部分沿着线b-b的示意性垂直横截面图。

图7a是根据一实施例的垂直功率半导体器件的部分的示意性水平横截面图，该实施例与漂移区的互补导电类型的低掺杂沟道区域有关，并且进一步与跟沟道接触区域组合的垂直凹陷的沟槽栅极结构有关。

图7b是图7a的半导体器件部分沿着线b-b的示意性垂直横截面图。

具体实施方式

在以下详细描述中，对附图做出参考，该附图形成本文的一部分并且在该附图中通过图示的方式示出具体实施例。要理解的是，可以利用其它实施例并且可以做出结构的改变或逻辑的改变而不脱离本公开的范围。例如，针对一个实施例图示或描述的特征可以用在其他实施例上或者结合其他实施例使用以产生另外又一实施例。所旨在的是，本公开包括这样的修改和变化。使用特定语言描述了示例，所述特定语言不应当被解释为限制所附权利要求的范围。附图不是按比例的，并且仅用于说明性目的。如果没有另行叙述，则在不同附图中通过相同附图标记来指定对应的元件。

术语“具有”、“含有”、“包含”、“包括”等等是开放的，并且所述术语指示所叙述的结构、元件或特征的存在，但是不排除附加的元件或特征。冠词“一”、“一个”和“该”旨在包括复数以及单数，除非上下文另行明确指示。

术语“电连接”描述电连接的元件之间的永久低电阻连接，例如所涉及的元件之间的直接接触或者经由金属和/或重掺杂的半导体材料的低电阻连接。术语“电耦合”包括：被适配用于信号传输的一个或多个介于中间的元件可以处于电耦合的元件之间，所述介入元件例如是下述元件：该元件是可控的以临时提供在第一状态下的低电阻连接和在第二状态下的高电阻电去耦合。

附图通过紧接着掺杂类型“n”或“p”指示“-”或“+”来图示相对掺杂浓度。例如，“n-”意指比“n”掺杂区域的掺杂浓度更低的掺杂浓度，而“n+”掺杂区域具有比“n”掺杂区更高的掺杂浓度。具有相同的相对掺杂浓度的掺杂区域未必具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区域可以具有相同或不同的绝对掺杂浓度。

图1a和1b示出了垂直半导体器件500，其具有多个并联电连接的场效应晶体管单元tc，其中负载电流流经半导体器件500的两个相反的主表面。在晶体管单元tc中，负载电流沿着与主表面正交的方向在场效应引发的沟道（“选通沟道”）中被引导。

作为示例，半导体器件500可以是或者可以包括igfet（绝缘栅场效应晶体管），例如mosfet（金属氧化物半导体fet）、igbt（绝缘栅双极型晶体管）或mcd（mos受控二极管），其中所述mosfet在通常意义上包括具有金属栅极的fet以及具有来自半导体材料的栅极的fet。

晶体管单元tc是沿着碳化硅部分100的前侧处的第一表面101形成的，该碳化硅部分100基于例如2h-sic（2h多型体的sic）、6h-sic或15r-sic。根据一实施例，半导体材料可以是4h多型体的碳化硅（4h-sic）。

第一表面101可以相对于主晶面倾斜一个离轴角度α，其绝对值可以是至少2°并且至多为12°，例如大约4°，其中第一表面101可以是平坦的或者可以包括平行的第一表面区段，以及第二表面区段，所述平行的第一表面区段向彼此偏移并且相对于水平平均平面倾斜所述离轴角度α，所述第二表面区段相对于第一表面区段倾斜并且连接第一表面区段，以使得第一表面101的横截面线近似于锯齿线。在下文中，术语第一表面101要被理解为水平平面表面或理解为锯齿状表面的平均平面。

针对平坦的第一表面101或者针对锯齿状第一表面101的平均平面的法线104定义了垂直方向。与平坦的第一表面101或锯齿状第一表面101的平均平面平行的方向是水平方向，并且在下文中还被称为横向方向。

碳化硅部分100包括漂移结构130，该漂移结构130形成在晶体管单元tc与碳化硅部分100在后侧处的第二表面102之间，其中第二表面102平行于第一表面101。漂移结构130可以包括直接邻接第二表面102的重掺杂的基底部分139和在晶体管单元tc与重掺杂的基底部分139之间的轻掺杂的漂移区131。

可以具有与漂移区131相同的导电类型、互补导电类型或者可以是本征的选通沟道区域120将漂移区131与源极区域110垂直地分离，该源极区域110可以从第一表面101延伸到碳化硅部分100中并且具有漂移区131的导电类型。

选通沟道区域120直接邻接源极区域110并且可以直接邻接漂移结构130。选通沟道区域120与源极区域110之间的界面形成了处于具有不同掺杂和基本上相等的带隙的半导体材料之间的第一结j1，其中可能的带隙差异主要由不同的掺杂产生。选通沟道区域120与漂移结构130之间的界面（例如，具有漂移区131）可以形成处于具有不同掺杂和相等的带隙的半导体材料之间的第二结j2。第一结j1和第二结j2可以是pn结或单极结，例如n^-/n型或p^-/p型的结。第一结j1和第二j2是水平的并且主要平行于第一表面101。

源极区域110和选通沟道区域120直接地或通过低阻抗路径与第一负载端子l1电连接，其中第一负载端子l1可以是mcd的阳极端子、igfet的源极端子或igbt的发射极端子。

在选通沟道区域120具有与源极区域110相同的导电类型的情况下，选通沟道区域120通过源极区域110连接到第一负载端子l1。否则，选通沟道区域120和第一负载端子l1之间的电连接可以包括选通沟道区域120的导电类型的重掺杂接触区域。

漂移结构130电连接或耦合到第二负载端子l2，该第二负载端子l2可以是mcd的阴极端子、igfet的漏极端子或igbt的集电极端子。

沟槽栅极结构150从第一表面101延伸到碳化硅部分100中。沟槽栅极结构150可以是沿着第一水平方向191延伸的条带，其中沟槽栅极结构150沿着与第一水平方向191正交的第二水平方向192按顺序与碳化硅部分100的台面区段180进行交替。台面区段180包括源极区域110和选通沟道区域120，其中源极区域110沿着第一表面101形成在台面区段180的顶部部分中。

沟槽栅极结构150包括导电栅电极155和栅极电介质159，该栅极电介质159使栅电极155与碳化硅部分100介电绝缘。栅电极155可以电连接到栅极端子g，并且可以包括重掺杂多晶硅、镍、铂和/或金。根据一实施例，栅电极155属于或包括具有从5.0ev至5.5ev范围内（例如，大约5.25ev）的功函数的材料组合，例如，重p掺杂多晶硅。

栅极电介质159可以使栅电极155与台面区段180绝缘，或者可以使栅电极155与碳化硅部分100完全绝缘。作为示例，栅极电介质159可以包括沉积的氧化硅、热氧化硅、氧氮化硅和氮化硅中的至少一个。栅极电介质159的第一厚度d1可以在从3nm至20nm的范围内，例如，从3nm至10nm。根据其他实施例，沟槽栅极结构150可以包括一个或多个分离电介质，其具有与栅极电介质159不同的层配置和/或层厚度，其中该一个或多个分离电介质可以使栅电极155与源极区域110绝缘，和/或可以沿着沟槽栅极结构150的底部而形成。

沿着第二水平方向192，可以以规则的间隔来布置沟槽栅极结构150，其中相邻沟槽栅极结构150之间的中心到中心的距离p1可以在从100nm至5μm的范围内，例如，从0.5μm至5μm。

台面区段180的侧壁可以至少近似垂直于第一表面101，或者可以以大于0°的倾角相对于法线104倾斜。台面侧壁可以彼此平行或者可以随着与第一表面101的距离增加而逐渐变细，并且可以平行于主晶面或者可以相对于所有主晶面倾斜。例如，两个台面侧壁可以平行于（-1100）和（1-100）晶面，或平行于（11-20）和（-1-120）晶面。根据另一实施例，台面侧壁中的一个可以平行于（11-20）晶面，而另一个台面侧壁可以相对于第一台面侧壁倾斜。

台面区段180沿着第二水平方向192的第一台面宽度w1可以是至多50nm，例如，至多40nm或至多30nm。沟槽栅极结构150的垂直延伸量v1可以在从（3×w1+3×d1）至（20×w1+20×d1）的范围内，其中w1是第一台面宽度，并且d1是栅极电介质159的第一厚度。例如，沟槽栅极结构150的垂直延伸量v1可以在从0.1μm至5μm的范围内，例如，从0.3μm至2μm。

第一结j1和第二结j2之间的距离可以小于沟槽栅极结构150的底部与第一结j1之间的垂直距离，使得第二结j2形成在相邻沟槽栅极结构150之间。

选择台面区段180沿着第二水平方向192的第一台面宽度w1、选通沟道区域120中的掺杂剂浓度以及沟槽栅极结构150的材料配置，以使得对于处于半导体器件500的绝对最大额定值内的第一栅极到源极电压vgs1而言，选通沟道区域120彻底耗尽（“完全耗尽”）移动电荷载流子，并且使得对于处于半导体器件500的绝对最大额定值内的正的第二栅极到源极电压vgs2而言，从台面区段180中的相反侧引发的电场以在台面区段180中形成与源极区域110的导电类型相对应的电荷载流子的体沟道的方式而相互作用。

绝对最大额定值定义了可适用于由其公布的规范数据所定义的具体类型的任何半导体器件的操作和环境条件的一组值，在最坏可能条件下也不应当超过该值。

代替如在相对宽的台面中的沿着与沟槽栅极结构150的界面的两个空间上分离的反转层，在第二栅极到源极电压vgs2下在每个台面区段180中形成单一体沟道，其中该体沟道包括至少在所涉及的台面区段180的中心部分中的电荷载流子流。

在n型源极区域110的情况下，电子形成体沟道，并且选通沟道区域120取决于沟道区域120的掺杂可以完全处于反转（“体积反转的”）或可以完全处于累积（“体积累积的”）。在宽台面中的情况下，电荷载流子密度的两个最大值出现靠近两个台面侧壁处，在体沟道的情况下，移动电荷载流子单一最大值出现在台面区段180的中心附近。

如果从一个相邻沟槽栅极结构150到另一个相邻沟槽栅极结构150的台面区段180的至少一部分处于反转，则台面区段180“完全处于反转”或者是“体积反转的”。措辞“完全处于反转”和“体积反转的”可以包括台面区段180的端部部分未完全处于反转。在上面定义的意义上展现出完全反转的晶体管单元tc具有体积反转型。

在n型源极区域110和n型选通沟道区域120的情况下，电子也形成了体沟道。台面区段180中的体沟道的形成可以在每个台面区段180的中心开始。

具有体沟道的晶体管单元在半导体器件500的导通状态下提供具有显着更高的迁移率的少数电荷载流子。沿着沟槽栅极结构150提供相对薄的反转层（而不是两个分离的反转层），针对电荷载流子流的整个台面横截面导致了更低的沟道导通状态电阻。由于少数电荷载流子的大部分在与沟槽栅极结构150的一定距离处流动，因此沿着栅极电介质159的界面状态和表面引发的散射效应对台面区段180中的电荷载流子流仅具有低不利影响。

在下文中，参考具有n型源极区域110和n型漂移区131的n沟道晶体管单元tc，更详细地讨论了半导体器件500的操作模式。选通沟道区域120可以是本征的、轻p掺杂的或轻n掺杂的。

栅极到源极电压vgs被定义为通过外部电压源在栅电极155与源极区域110之间施加的电位差。所应用的栅极电压vgs增加了由沟槽栅极结构150和选通沟道区域120的不同功函数而产生的内建电压vbi。位于栅极电介质159中和/或栅极电介质159的界面处的固定电荷载流子可以有助于内建电压vbi。在没有任何外部施加的栅极电压vgs的情况下（即，对于vgs=0v而言），内建电压vbi可以实现：耗尽区从台面区段180与沟槽栅极结构150之间的界面横向延伸到中间选通沟道区域120中，即使当该沟道区域120具有与漂移区131相同类型的掺杂时也是如此。

根据一实施例，选择第一台面宽度w1、选通沟道区域120中的掺杂剂浓度nch以及沟槽栅极结构150的材料配置，使得对于vgs=0v而言，从相反的沟槽栅极结构150延伸到中间台面区段180中的耗尽区发生重叠，并且选通沟道区域120完全耗尽移动电荷载流子。

随着栅极电压vgs增加，静电电位在台面区段180中均匀地增加。在大于阈值电压vth的栅极电压vgs处，形成体沟道。在p型选通沟道区域120的情况下，体积反转可以开始生效，并且电子形成选通沟道，其具有等于台面宽度mw的横向宽度。在n型选通沟道区域120的情况下，体沟道的形成可以在台面区段180的中心开始。在n型选通沟道区域120的情况下，体积累积可以开始生效，并且电子形成选通沟道，其具有等于台面宽度mw的横向宽度。阈值电压vth通过（尤其是）栅电极155和选通沟道区域120的功函数来给出，并且可以在从0.2v至6v的范围内，例如在从0.3v至1.5v的范围内。

根据一实施例，碳化硅部分100是4h-sic和6h-sic中的一个，第一台面宽度w1至多为50nm，例如，至多40nm或低于30nm，并且选通沟道区域120中的受体浓度na至多为1e171/cm³、至多1e161/cm³、或至多1e151/cm³。

由选通沟道控制的垂直电荷载流子流垂直地经过漂移区131，并到达碳化硅部分100后侧处的第二表面102。

等式（1）给出了耗尽区的宽度wdep，其作为选通沟道区域120中的表面电位ψs和受体浓度na的函数：

（1）

在等式（1）中，εsic是碳化硅部分100的相对介电常数，例如，εsic为9.7，ε0是真空介电常数8.85×10^-14as/vcm，并且e是基本电荷1.6×10^-19as。在反转处，表面电位ψs变为等于体电位ψb的两倍。

（2）

在等式（2）中，k是玻尔兹曼常数1.38066×10^-23j/k，t是热力学温度，例如300k，ln是自然对数，并且ni是热力学温度t下的本征载流子浓度。sic的载流子密度ni在4h-sic中约为1e-071/cm³，并且在6h-sic中约为1e-051/cm³。等式（3）将等式（1）和（2）组合，并且在给出了在vgs=0下的耗尽区的宽度wdep。

（3）

耗尽宽度wdep固有地给出了第一台面宽度w1的上限，其作为材料特性的函数、温度的函数以及选通沟道区域120中的受体浓度na的函数。

下面的表1给出了对于4h-sic和6h-sic而言，针对三个不同受体浓度na1、na2和na3的第一台面宽度w1的最大值，其中na1=1e151/cm³，na2=1e161/cm³，并且na3=1e171/cm³。

表1。

对于给定的第一台面宽度w1和对于给定的受体浓度na而言，选择跨栅极电介质159的体电位和电压降以实现从2.5v至6v范围内的阈值电压vth，其中阈值电压vth由等式（4）给出。

（4）

在等式（4）中，vfb是由栅电极155与选通沟道区域120之间的功函数中的差所给出的平带电压，并且cgd是栅极电介质159的电容。下面的表2给出了在4h-sic和6h-sic中针对掺杂剂水平na1、na2和na3的以伏特为单位的体电势ψb。

表2。

例如，来自p型多晶硅的栅电极155可以展现出5.25ev的功函数。针对n型4h-sic的功函数可以是3.4ev。得到的平带电压vfb约为1.85v。根据等式（4），1.85v的平带电压vfb导致约4v的阈值电压vth。

当省略了选通沟道区域120中的任何受体掺杂时（即，对于na=0而言），等式（4）简化为等式（5）：

（5）

在没有选通沟道区域120的受体掺杂的情况下，阈值电压变为独立于栅极电介质159的厚度，使得可以选择栅极电介质159的第一厚度d1以匹配半导体器件500的阻断电压能力。

图2a和2b示出了半导体器件500，其包括在台面区段180的垂直投影中具有结沟道区域132的jfet结构。

jfet结构包括在沟槽栅极结构150的底部与漂移区131之间的反掺杂区域160。jfet结构进一步包括相邻反掺杂区域160之间的结沟道区域132，其中结沟道区域132是漂移结构130的一部分。结沟道区域132和选通沟道区域120形成近似垂直的结。结沟道区域132的最小宽度w2可以等于或大于第一台面宽度w1。

反掺杂区域160中的面积电荷可以在从2e131/cm²至4e131/cm²的范围内，其中在反掺杂区域160中得到的净掺杂剂浓度可以在从1e161/1cm³至1e181/cm³的范围内，例如，在从5e161/cm³至5e171/cm³的范围内。

反掺杂区域160和结沟道区域132形成辅助pn结pnx。反掺杂区域160可以电连接到第一负载端子l1（图2b中未示出），或者可以电连接到另一个非浮动结构，其电位可以是固定的或者在至少两个不同的电位之间可切换。因此，辅助pn结pnx可以在半导体器件500的阻断状态下反向偏置。在反向偏置下，耗尽区从辅助pn结pnx的垂直部分横向延伸到结沟道区域132中，并支持半导体器件500的电压阻断能力。

反掺杂区域160的垂直延伸量v2可以足够大，以将在沟槽栅极结构150的底部处有效的电场强度降低到栅极电介质159的击穿场强度以下，例如，降低到至多1mv/cm。等式（6）给出了de/dz，其指示与沟槽栅极结构150底部的距离的每垂直长度单位上的电场强度变化，作为碳化硅部分100的相对介电常数εsic、真空介电常数ε0、基本电荷e以及反掺杂区域中的掺杂剂浓度ncd的函数。

（6）

其中εsic=9.7，ε0=8.85×10-14as/vcm，e=1.6×10-19as，以及ncd=1e171/cm³，de/dz等于1.8mv/cm*1/μm。换言之，电场在反掺杂区域160的每1μm的垂直延伸量上减小1.8mv/cm。例如，具有1.5μm的垂直延伸量v2的反掺杂区域160将沟槽栅极结构150底部处的电场强度从3.0mv/cm减小到0.3mv/cm。反掺杂区域160针对在基底部分139处施加的电位可以有效地屏蔽沟槽栅极结构150和栅极电介质159。

反掺杂区域160可以通过外延来形成。例如，可以通过外延形成n型前体（precursor）漂移区，可以将沟槽蚀刻到前体漂移区中并通过外延来重新填充该沟槽，其中在外延期间的原位掺杂提供了p型柱状反掺杂区域160，其具有直的、近似垂直的侧壁，并且其中相邻p型柱之间的前体漂移区的残余物形成结沟道区域132。可替换地或附加地，反掺杂区域160的形成可以包括使用临时注入掩模和/或栅极沟槽的离子注入，该临时注入掩模和/或栅极沟槽被用作沟槽栅极结构150的前体结构。

图3a和3b的半导体器件500是igfet，并且包括关于反掺杂区域160以及关于碳化硅部分100的前侧处和背面上的负载电极的进一步细节。

在前侧处，沟槽栅极结构150包括顶部电介质210，该顶部电介质210将栅电极155与第一负载电极310分离，该第一负载电极310可以形成源极端子s或者可以电连接或耦合到源极端子s。沟槽栅极结构150的顶部表面相对于碳化硅部分100的第一表面101而凹陷。源极接触结构315填充该凹陷，并直接邻接包括源极区域110的台面区段180的顶部部分的侧壁。

第二负载电极320可以直接邻接第二表面102和基底部分139。第二负载电极320可以形成漏极端子d，或者可以电连接到漏极端子d。

反掺杂区域160可以通过如上所述的外延或通过离子注入来形成，其中sic中的掺杂剂的低扩散系数可以产生反掺杂区域160，该反掺杂区域160利用与第二表面102的逐渐减小的距离示出了扇贝状垂直横截面，如图3a中所示。

反掺杂区域160可以电连接到第一负载电极310。选通沟道区域120可以具有与漂移区131相同的导电类型和相同的掺杂剂浓度，使得在第一结j1与基底部分139之间不出现明显的结。

反掺杂区域160可以形成条带，其中根据图3b，条形反掺杂区域160可以平行于条形沟槽栅结构150延伸，该条形沟槽栅结构150沿着第一水平方向191延伸。

图4a和4b示出了反掺杂区域160，其具有直接邻接沟槽栅极结构150的第一区段161，以及具有在朝向第二表面102的侧面处直接邻接第一区段161的第二区段162。第二区段162可以通过外延和/或通过离子注入形成，如关于图2a和2b所描述的那样。可以通过使用了作为沟槽栅极结构150的前体结构而临时形成的栅极沟槽的离子注入来形成第一区段161，其中第一区段161的横向延伸量w3可以由沿着栅极沟槽的垂直侧壁所形成的临时间隔物来限定。

在前侧处，沟槽栅极结构150可以完全凹陷到第一表面101以下，使得在形成顶部电介质210之后，源极区域110从由顶部电介质210的顶部表面所限定的平面突出，使得源极接触结构315横向嵌入源极区域110的暴露部分。

在选通沟道区域120中，净掺杂剂浓度可以低于结沟道区域132中的净掺杂剂浓度，使得n--/n-型的单极第二结j2形成于相邻沟槽栅极结构150之间的台面区段180中。

反掺杂区域160可以形成条带，其中根据图4b，条形反掺杂区域160（其可以由使用注入掩模的离子注入和/或由在外延层中形成的沟槽的外延填充来产生）的至少第二区段162可以延伸成倾斜的，例如与沿着第一水平方向191延伸的条形沟槽栅极结构150正交。

将第二区段162的中心到中心的距离p2与沟槽栅极结构150的中心到中心的距离p1去耦合。用于第二区段162和沟槽栅极结构150的设计参数的去耦合允许更多的设计灵活性，并使对准过程缓和。

图4c和4d示出了穿过台面区段180的p掺杂区域在第一负载电极310和反掺杂区域160之间的电连接。

反掺杂区域160可以经由高度p掺杂接触区域110a和p掺杂台面区域120a耦合到源极接触结构315，如图4c中所示，其中p掺杂台面区域120a和p掺杂接触区域110a可以选择性地形成在反掺杂区域160的第二区段162的垂直投影中。可替换地，反掺杂区域160可以经由在n型选通沟道区域120中引发的p掺杂接触区域110a和p型沟道耦合到源极接触结构315。

图5a和5b示出了本征选通沟道区域120。源极接触结构315在沟槽栅极结构150的顶部部分与台面区段180的顶部部分之间延伸，使得源极接触结构315在包括源极区域110的台面区段180的顶部部分的两个相反侧上延伸。

沟槽栅极结构150可以形成在所有横向侧面上水平地嵌入台面区段180的栅格。与第一台面宽度w1正交的台面区段180的第二台面宽度w4可以在与第一台面宽度w1相同的数量级内。例如，第二台面宽度w4是第一台面宽度w1的至多两倍。台面区段180的水平横截面面积可以是具有或不具有倒角或圆角的多边形（例如，正方形、六边形或八边形）、卵形或椭圆形，例如圆形。

在图6a至6b中，将栅电极155与沟槽栅极结构150的底部处的反掺杂区域160分离的分离电介质158的第二厚度d2大于栅电极155与台面区段180之间的栅极电介质159的第一厚度d1。例如，分离电介质158的第二厚度d2可以是栅极电介质159的第一厚度d1的至少150％，例如，至少50nm。

辅助接触结构360可以从第一负载电极310延伸到碳化硅部分100中，其中辅助接触结构360可以直接邻接反掺杂区域160。辅助接触结构360可以专门地形成在晶体管单元区域外部的半导体器件500的连接区域中的条形沟槽栅极结构150的一端或两端处。

根据所图示的实施例，沟槽栅极结构150和辅助接触结构360可以沿着第一水平方向191进行交替，其中第一接触绝缘体251可以将辅助接触结构360与台面区段180横向地分离，并且第二接触绝缘体252可以将辅助接触结构360与栅电极155分离。

辅助接触结构360可以具有与栅电极155相同的层和材料配置，或者可以包括在第一负载电极310中也包括的材料。例如，辅助接触结构360可以包括沿着与碳化硅部分100的界面的硅化部分361、包含钛或钽中的至少一种的金属衬垫362以及钨填充物363。可替换地，辅助接触结构360可以由重掺杂多晶硅形成，或者可以包括重掺杂多晶硅。

图7a至7b的半导体器件500的选通沟道区域120是p型的，其中第一结j1和第二结j2是pn结。

本体接触区域129可以从第一表面101延伸到碳化硅部分100中，其中本体接触区域129直接邻接选通沟道区域120。本体接触区域129可以专门地形成在晶体管单元区域外部的半导体器件500的连接区域中的每个条形台面区段180的一端或两端处。

根据所图示的实施例，源极区域110和本体接触区域129沿着第一水平方向191进行交替，其中第一负载电极310交替地与源极区域110和本体接触区域129两者形成低电阻接触部。本体接触区域129可以沿着第二水平方向192与辅助接触结构360进行交替。

尽管本文中已经图示并且描述了具体实施例，但是本领域的普通技术人员将领会到，在不脱离本发明的范围的情况下，各种可替换的和/或等同的实施方式可以替代所示出和描述的具体实施例。本申请旨在覆盖本文中所讨论的具体实施例的任何改变或变化。因此意图的是，本发明仅由权利要求及其等价方式来限制。