静电放电保护器件及其形成方法、静电放电保护结构与流程

本发明涉及半导体器件制造技术领域，尤其涉及一种静电放电保护器件及其形成方法、静电放电保护结构。

背景技术：

集成电路的静电放电(esd，electro-staticdischarge)保护变得越来越重要，为确保集成电路正常运行，通常会在集成电路中增加保护器件以使其具有静电防护能力，当静电超过安全值时，静电放电保护器件可以将过电压及过电流安全释放到接地。

然而，增加的静电放电保护器件可能会增加静态功耗/漏电流。如图1所示，一种静电放电保护器件是通过离子注入在nmos晶体管的源区11下方形成p型离子重掺杂(p⁺)区12，这样n型离子重掺杂(n⁺)的源区11和p型离子重掺杂(p⁺)区12构成垂直型齐纳二极管(zenerdiode)，使得器件容易在更低电压下击穿(breakdown)。但是，这种结构会产生较大的漏电流，从而导致电路的功耗增加。

技术实现要素：

本发明技术方案要解决的技术问题是现有的静电放电保护器件的结构因得到更低击穿电压而使漏电流增加，导致电路的功耗增加。

为解决上述技术问题，本发明技术方案提供一种静电放电保护器件，包括：形成于半导体基底内的源区和漏区，所述漏区包括：至少两个第一掺杂区、位于两个第一掺杂区之间的第二掺杂区以及位于第一掺杂区和第二掺杂区之间的阱区，所述第一掺杂区、阱区和第二掺杂区沿沟道长度方向排布，所述第一掺杂区和第二掺杂区掺杂的离子类型相反，所述第二掺杂区和阱区掺杂的离子类型相同。

可选的，所述的静电放电保护器件还包括：形成于所述半导体基底表面且覆盖所述阱区的氧化层。

可选的，所述的静电放电保护器件还包括：形成于所述半导体基底上的栅极结构。

可选的，所述源区掺杂的离子类型与所述第一掺杂区掺杂的离子类型相同。

可选的，所述阱区的离子掺杂浓度为10¹⁶～10²⁰/cm³，深度为100nm～10μm；所述第一掺杂区的离子掺杂浓度为10¹⁶～10²⁰/cm³，深度为10nm～1μm；所述第二掺杂区的离子掺杂浓度为10¹⁶～10²⁰/cm³，深度为10nm～1μm。

为解决上述技术问题，本发明技术方案还提供一种上述静电放电保护器件的形成方法，包括：提供半导体基底；执行第一次离子注入，在所述半导体基底内形成第三掺杂区；执行第二次离子注入，在所述半导体基底内形成所述源区和第一掺杂区；执行第三次离子注入，在所述第三掺杂区内形成所述第二掺杂区，所述第二掺杂区将所述第三掺杂区分隔为所述阱区。

可选的，所述静电放电保护器件的形成方法还包括：在所述半导体基底表面形成覆盖所述阱区的氧化层。

可选的，所述静电放电保护器件的形成方法还包括：在所述半导体基底上形成栅极结构。

为解决上述技术问题，本发明技术方案还提供一种静电放电保护结构，包括：若干上述的静电放电保护器件，所述若干静电放电保护器件呈阵列方式布置于金属垫之下。

可选的，所述第一掺杂区连接电源节点，所述第二掺杂区接地，所述静电放电保护器件的栅极接地；或者，所述第一掺杂区接地，所述第二掺杂区连接电源节点，所述静电放电保护器件的栅极连接电源节点。

可选的，所述阱区连接控制电路。

与现有技术相比，本发明技术方案具有以下有益效果：

在静电放电保护器件的漏极区形成沿沟道长度方向依次排布第一掺杂区、阱区和第二掺杂区，所述第一掺杂区和第二掺杂区掺杂的离子类型相反，所述第二掺杂区和阱区掺杂的离子类型相同，由此在半导体基底表面形成水平布置的二极管结构。相比现有的垂直型二极管结构，减小了器件的漏电流，从而降低电路的功耗。

器件的击穿电压和漏电流可以通过调整第一掺杂区和第二掺杂区之间的间隙宽度也就是阱区的宽度而得到适应性调整，因此提高了静电放电保护器件的适应性。

附图说明

图1为一种静电放电保护器件的立体结构局部示意图；

图2为本发明实施例的静电放电保护器件的立体结构局部示意图；

图3为本发明实施例的静电放电保护器件应用实例的俯视结构示意图；

图4为本发明实施例的静电放电保护结构的俯视结构示意图；

图5至图12为本发明实施例的静电放电保护器件的形成方法各步骤对应的俯视结构示意图。

具体实施方式

现有的静电放电保护器件的垂直型齐纳二极管结构中，p⁺区和n⁺之间几乎没有间隙，会产生大的漏电流，使得电路功耗增加，基于此，本发明技术方案提出一种在半导体基底表面水平布置的二极管结构，以此减小齐纳二极管pn连接区域(junctionarea)的漏电流。

如图2所示，本发明技术方案的静电放电保护器件包括：形成于半导体基底(未图示)内的源区(source)21和漏区(drain)22，所述漏区22包括：至少两个第一掺杂区221、位于两个第一掺杂区221之间的第二掺杂区222以及位于第一掺杂区221和第二掺杂区222之间的阱区223，所述第一掺杂区221、阱区223和第二掺杂区222沿沟道长度方向(如图中的l方向)排布，所述第一掺杂区221和第二掺杂区222掺杂的离子类型相反，所述第二掺杂区222和阱区223掺杂的离子类型相同。

所述源区21掺杂的离子类型与所述第一掺杂区221掺杂的离子类型相同。所述静电放电保护器件还包括：形成于所述半导体基底上的栅极(gate)结构23。

下面以在nmos晶体管的源区形成n⁺p^-p⁺(nplus/pwell/pplus)结构为例，结合附图进行详细说明。

请参考图2所示，本实施例的静电放电保护器件包括：形成于半导体基底(未图示)内的源区21、漏区22以及形成于半导体基底上的栅极结构23。对于nmos晶体管而言，源区21和漏区22通常为n型离子重掺杂(n⁺)，本实施例是对漏区22的离子掺杂结构进行改变，以构成n⁺p^-p⁺(nplus/pwell/pplus)结构。

具体来说，所述漏区22包括：至少两个第一掺杂区221、位于两个第一掺杂区221之间的第二掺杂区222以及位于第一掺杂区221和第二掺杂区222之间的阱区223，所述第一掺杂区221、阱区223和第二掺杂区222沿沟道长度方向(如图中的l方向)排布。所述第一掺杂区221为n型离子重掺杂(n⁺)区，所述第二掺杂区222为p型离子重掺杂(p⁺)区，所述阱区223为p型离子轻掺杂(p^-)区。所述n型离子可以为磷(p)离子或砷(as)离子等，所述p型离子可以为硼(b)离子等。所述沟道长度方向l与沟道宽度方向w垂直，且所述沟道长度方向l和沟道宽度方向w平行于半导体基底表面，由此构成的n⁺p^-p⁺结构沿沟道长度方向l排布在半导体基底表面。

需要说明的是，图2示例性的给出了两个n⁺区，两个n⁺区之间布置一个p⁺区，并且在n⁺区和p⁺区之间分别布置一个p^-区(阱区)，实际应用中，可以根据需要布置多个n⁺区，在相邻两个n⁺区之间分别布置一个p⁺区，也就是，n⁺区和p⁺区可以间隔排布，n⁺区和p⁺区之间由p^-区隔开。概括地说，若干第一掺杂区221和第二掺杂区222间隔排布，若干阱区223分立排布在第一掺杂区221和第二掺杂区222之间。

请结合参考图2和图3，本实施例的静电放电保护器件在实际应用时，第一掺杂区(本实施例为n⁺区)221通过接触孔221c连接电源节点(vdd)，第二掺杂区(本实施例为p⁺区)222通过接触孔222c接地(gnd)。栅极结构23可以通过接触孔23c接地(gnd)。

另外，阱区(本实施例为p^-区)223也可以外接控制电路来控制漏电流(leakagecurrent)和击穿电压(breakdownvoltage)。进一步，可以通过调整阱区223的宽度w1也就是第一掺杂区221和第二掺杂区222之间的间隙来控制器件的击穿电压和漏电流，一般来说，阱区223的宽度w1越小，击穿电压越小，漏电流越大；反之，阱区223的宽度w1越大，击穿电压越大，漏电流越小。在本实施例的工艺节点中，阱区223的宽度可以为1μm。在实际应用中，可以根据实际需求(如击穿电压和漏电流的要求)来设计阱区223的宽度，调整阱区223的宽度可以均衡对器件的击穿电压和漏电流的要求。

基于上述的静电放电保护器件，本发明实施例的静电放电保护结构可以如图4所示，若干静电放电保护器件以阵列方式排布，结合参考图3，所述静电放电保护器件的漏区22包括间隔排布的若干第一掺杂区221和第二掺杂区222，以及分立排列在第一掺杂区221和第二掺杂区222之间的阱区223。

在具体实施中，所述静电放电保护结构可以布置于金属垫(metalpad)之下，所述静电放电保护器件的数量可以根据金属垫的尺寸确定。举例来说，所述静电放电保护器件的漏区长度l1(沿沟道长度方向l)为20μm，为了在200μmx200μm的金属垫下布置所述静电放电保护器件，则需要排布10x10阵列的静电放电保护器件。

本实施例中，第一掺杂区221为n⁺区，连接电源节点vdd；第二掺杂区222为p⁺区，接地gnd；栅极23接地gnd。另外，阱区223为p^-区，也可以外接控制电路(图3中未示出)。

以下结合附图，对本发明实施例的静电放电保护器件的形成方法各步骤进行详细说明。

请参考图5，提供半导体基底，在所述半导体基底(未图示)定义出有源区(activearea)20，在半导体基底上还形成有栅极结构23。

所述半导体基底的材料可以是硅、锗，还可以是绝缘体上硅、硅锗等半导体材料。所述半导体基底内包含隔离结构(未示出)，以隔离出有源区。为使结构表示更清晰，本实施例仅示出一个静电放电保护器件区域。

所述栅极结构23可以包括形成在半导体基底上的栅极氧化层、覆盖所述栅极氧化层的栅极层、以及形成在所述栅极层和所述栅极氧化层两侧的侧墙。所述栅极层的材料可以例如为多晶硅(poly-silicon)等。形成栅极结构可以采用常规工艺，在此不再展开说明。

请参考图6和图7，执行第一次离子注入，在所述半导体基底内形成第三掺杂区223’。

本实施例中，形成第三掺杂区223’的步骤具体可以包括：在所述半导体基底上形成第一掩膜层241，图案化所述第一掩膜层241，以露出漏区需要形成第三掺杂区的区域(即后续形成第二掺杂区和阱区的区域)，如图6所示；以图案化的第一掩膜层241为掩膜，执行第一次离子注入，注入的离子为p型离子，在所述半导体基底内形成轻掺杂的第三掺杂区223’，去除所述图案化的第一掩膜层241，如图7所示。在本实施例的工艺节点中，所述第三掺杂区223’的离子掺杂浓度为10¹⁶～10²⁰/cm³，所述第三掺杂区223’的深度为100nm～10μm。所述第一掩膜层241的材料为光阻(pr)，可以采用旋涂或沉积方式在半导体基底上形成，并通过曝光、显影图案化所述第一掩膜层241。

请参考图8和图9，执行第二次离子注入，在所述半导体基底内形成所述源区21和第一掺杂区221。

本实施例中，形成所述源区21和第一掺杂区221的步骤具体可以包括：在所述半导体基底上形成第二掩膜层242，图案化所述第二掩膜层242，以露出需半导体基底的要形成源区的区域以及漏区需要形成第一掺杂区的区域，如图8所示；以图案化的第二掩膜层242为掩膜，执行第二次离子注入，注入的离子为n型离子，在所述半导体基底内形成重掺杂的源区21和第一掺杂区221，所述栅极层也是n型离子重掺杂，去除所述图案化的第二掩膜层242，如图9所示。在本实施例的工艺节点中，所述源区21和第一掺杂区221的离子掺杂浓度为10¹⁶～10²⁰/cm³，且所述源区21和第一掺杂区221的离子掺杂浓度大于所述第三掺杂区223’的离子掺杂浓度，所述源区21和第一掺杂区221的深度为10nm～1μm。所述第二掩膜层242的材料为光阻(pr)，可以采用旋涂或沉积方式在半导体基底上形成，并通过曝光、显影图案化所述第二掩膜层242。

请参考图10和图11，执行第三次离子注入，在所述第三掺杂区223’内形成所述第二掺杂区222，所述第二掺杂区222将所述第三掺杂区223’分隔为所述阱区223。

本实施例中，形成所述第二掺杂区222的步骤具体可以包括：在所述半导体基底上形成第三掩膜层243，图案化所述第三掩膜层243，以露出所述第三掺杂区223’的需要形成第二掺杂区的区域，如图10所示；以图案化的第三掩膜层243为掩膜，执行第三次离子注入，注入的离子为p型离子，在所述第三掺杂区内形成重掺杂的第二掺杂区222，所述第二掺杂区222的两侧为轻掺杂的阱区223，去除所述图案化的第三掩膜层243，如图11所示。在本实施例的工艺节点中，所述第二掺杂区222的离子掺杂浓度为10¹⁶～10²⁰/cm³，且所述第二掺杂区222的离子掺杂浓度大于所述第三掺杂区223’的离子掺杂浓度，所述第二掺杂区222的深度为10nm～1μm。所述第三掩膜层243的材料为光阻(pr)，可以采用旋涂或沉积方式在半导体基底上形成，并通过曝光、显影图案化所述第三掩膜层243。

进一步，形成第二掺杂区(p⁺区)的离子注入可以与形成pmos晶体管的源区和漏区的离子注入同步进行，也就是说，在半导体集成电路制作过程中，可以不需要增加额外的光罩(mask)，而在同一光罩上定义第二掺杂区(p⁺区)图形和pmos晶体管的源漏区图形，因此不需要增加额外的形成第二掺杂区的步骤，进而也不会增加半导体电路的制造复杂度。

请参考图12，在所述阱区223上形成氧化层25；在所述栅极结构23、第一掺杂区221和第二掺杂区222形成接触孔23c、221c和222c，所述接触孔23c、221c和222c中填充金属。

本实施例中，所述氧化层25可以为反抗保护氧化层(rpo，resistprotectionoxide)，采用化学气相沉积工艺(cvd)和光刻工艺在所述半导体基底表面的非硅化物区域(non-silicideregion)形成氧化层25，覆盖所述阱区，以避免后续的金属化。形成接触孔可以采用常规工艺，在此不再展开说明。

需要说明的是，本发明实施例是以nmos晶体管器件为例进行说明，本领域技术人员可以理解，上述水平布置的结构同样也适用于pmos晶体管器件，其中，在所述pmos晶体管的漏区区域：所述第一掺杂区为p⁺区，所述第二掺杂区为n⁺区，所述阱区为n^-区，由此构成p⁺n^-n⁺(pplus/nwell/nplus)结构；所述pmos晶体管的源区为p⁺区。在实际应用中，所述pmos晶体管的第一掺杂区(p⁺区)接地，所述第二掺杂区(n⁺区)接电源节点，所述pmos晶体管的栅极接电源节点，所述阱区(n^-区)也可以外接控制电路。

本发明虽然已以较佳实施方式公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施方式所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。