多层互连部件的互连结构、以及互连结构及其制造方法与流程
本发明的实施例涉及互连结构、多层互连(mli)部件的互连结构、以及互连结构制造方法。
背景技术：
集成电路(ic)工业已经经历了指数型增长。ic材料和设计中的技术进步已经产生了多代ic，其中，每一代都比上一代具有更小和更复杂的电路。在ic演化过程中，功能密度(即，每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))已经减小。按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。
这种按比例缩小增加了处理和制造ic的复杂性。为了实现这些进步，ic制造工艺也需要类似发展。例如，随着ic部件尺寸不断缩小，多层互连(mli)部件变得更加紧凑，mli部件的互连显现出增加的接触电阻，这带来了性能、良率和成本挑战。已经观察到，先进ic技术节点中的互连件显现出的较高接触电阻可以显著地延迟(并且在某些情况下，防止)信号被有效地路由至ic器件(诸如晶体管)和从ic器件路由，从而抵消了先进技术节点中的这种ic器件的任何性能的改进。因此，虽然现有的互连件对于它们的预期目的通常已经足够，但是它们不是在所有方面都已完全令人满意。
技术实现要素：
本发明的实施例提供了一种互连结构，该互连结构包括：通孔，通孔设置在介电层中，其中，所述通孔连接第一互连部件和第二互连部件，并且所述通孔包括：通孔阻挡层，该通孔阻挡层与所述介电层物理接触；以及所述通孔包括通孔插塞，通孔插塞设置在所述通孔阻挡层和所述第一互连部件之间，从而使得所述通孔插塞与所述第一互连部件和所述介电层物理接触。
本发明的另一实施例提供了一种多层互连(mli)部件的互连结构，所述互连结构包括：介电层；含钴器件级接触件，设置在所述介电层中；以及部分无阻挡通孔，设置在所述含钴器件级接触件上方的所述介电层中；其中所述部分无阻挡通孔包括：第一通孔插塞部分，设置在所述含钴器件级接触件上并且与所述含钴器件级接触件物理接触以及与所述介电层物理接触，所述部分无阻挡通孔包括第二通孔插塞部分，第二通孔插塞部分设置在所述第一通孔插塞部分上方，以及所述部分无阻挡通孔包括通孔阻挡层，通孔阻挡层设置在所述第二通孔插塞部分和所述第一通孔插塞部分之间并且还设置在所述第二通孔插塞部分和所述介电层之间。
本发明的又一实施例提供了一种互连结构制造方法，包括：在介电层中形成通孔开口，其中，所述通孔开口具有由所述介电层限定的侧壁和由接触件限定的底部；以及通过以下步骤来填充所述通孔开口：形成第一通孔体层，在所述第一通孔体层上方形成通孔阻挡层，在所述通孔阻挡层上方形成第二通孔体层，以及实施平坦化工艺，从而使得所述第一通孔体层、所述通孔阻挡层和所述第二通孔体层的剩余部分形成通孔。
本发明涉及用于基于钴的互连件的部分无阻挡通孔及其制造方法。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的各个方面的部分或全部的集成电路器件的局部示意图。
图2是根据本发明的各个方面的用于制造多层互连部件的互连结构的方法的流程图。
图3a至图3g是根据本发明的各个方面的当实施图2的方法来制造图1的集成电路器件的互连结构时，部分或全部的图1的集成电路器件的部分a的放大局部示意图。
图4、图5和图6是根据本发明的各个方面的当实施图2的方法时可能出现的部分或全部的图1的集成电路器件的不同互连结构的部分a的放大局部示意图。
具体实施方式
本发明总体涉及集成电路(ic)器件，并且更具体地，涉及用于ic器件的多层互连部件的通孔。
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。
此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。此外，在随后的本发明中，一个部件形成在另一部件上，连接至另一部件和/或耦接至另一部件可以包括该部件和另一部件直接接触形成的实施例，并且也可以包括在该部件和另一部件之间可以形成额外的部件，从而使得该部件和另一部件可以不直接接触的实施例。而且，为便于描述，本发明可以使用诸如“在…下部”、“在…上部”、“水平”、“垂直”、“在…之上”、“在…上方”、“在…之下”、“在…下面”、“上”、“下”、“顶部”、“底部”等以及它们的等同的空间相对术语(例如水平地、向上、向下等)，以便于描述一个部件与另一部件的关系。空间相对术语旨在包括器件(包含部件)的不同方位。
ic制造工艺流程通常分为三类：前段制程(feol)、中段制程(meol)和后段制程(beol)。feol通常包括与制造ic器件(诸如晶体管)相关的工艺。例如，feol工艺可以包括形成隔离部件、栅极结构以及源极和漏极部件(通常称为源极/漏极部件)。meol通常包含与制造至ic器件的导电部件(或导电区域)的接触件相关的工艺，接触件诸如至栅极结构和/或至源极/漏极部件的接触件。beol通常包含与制造多层互连(mli)部件相关的工艺，该多层互连(mli)部件互连由feol和meol制造的ic部件(本文分别称为feol和meol部件或结构)，从而使ic器件能够工作。
随着ic技术工艺朝向更小的技术节点发展，beol工艺经历重大挑战。例如，先进ic技术节点需要更紧凑的mli部件，这需要显著减小mli部件的互连件的临界尺寸(例如，互连件的通孔和/或导线的宽度和/或高度)。减小的临界尺寸导致互连电阻显著增加，这会降低ic器件性能(例如，增加电阻-电容(rc)延迟)。已经提出无阻挡通孔来代替传统通孔以降低先进ic技术节点的互连电阻。传统通孔包括通孔阻挡层和通孔插塞，其中，通孔阻挡层设置在(1)通孔插塞和下面的互连部件(诸如器件级接触件或导线)之间以及(2)通孔插塞和其中设置有通孔的介电层(例如，层间介电(ild)层和/或接触蚀刻停止层(cesl))之间。无阻挡通孔消除了通孔阻挡衬垫和/或任何其它衬垫层，从而使得通孔插塞直接接触下面的互连部件和介电层。消除通孔阻挡衬垫(以及其它衬垫层)增加了通孔插塞的体积，降低了电阻。
虽然无阻挡通孔显现出期望的低电阻，但是有时，诸如钨、钴和/或钌的通孔插塞材料不能很好地粘合至介电层，从而使得通孔插塞和介电层之间存在间隙(或空隙)。通孔插塞与介电层(特别是其中形成通孔插塞的通孔开口的侧壁表面和/或底面)的不良粘合可能导致下面的互连部件的显著损坏，特别是当下面的互连部件包括钴时。例如，当抛光通孔插塞材料(例如，通过化学机械抛光(cmp)工艺抛光)时，已经观察到在抛光期间使用的浆料渗透通孔插塞和介电层之间的界面，渗出通孔插塞和介电层之间的间隙，并且侵蚀下面的互连部件(具体地，钴)的材料，降低了其性能。对于包括钴的器件级接触件，这种性能降低可能是灾难性的。例如，由暴露于beol工艺期间的化学物质(诸如cmp浆料(其通常是酸性溶液(在一些实施方式中，具有约2的ph值)))引起的钴损失，已被观察到导致下面的互连部件的显著的良率损失，这对于满足不断缩小的ic技术节点需求是不可接受的。由于通孔插塞材料和介电层之间的不良粘合，还观察到平坦化引起的通孔插塞材料(特别是晶圆周边处)的分层或剥离。
本发明公开了保护下面的互连部件(具体地，下面的包括钴的互连部件)(例如，器件级接触件和/或导线)的通孔，通过无阻挡通孔避免了后处理损坏并且补救了可能出现了许多问题。本文公开的部分无阻挡通孔可以防止在平坦化工艺期间使用的浆料穿透通孔插塞和介电层之间的界面并且减少平坦化引起的剥离。在一些实施方式中，本文公开的部分无阻挡通孔包括浮置通孔阻挡层，其增强了部分无阻挡通孔的上部和其中设置有部分无阻挡通孔的介电层之间的粘合。浮置通孔阻挡层设置在部分无阻挡通孔的无阻挡通孔插塞上方，从而使得浮置通孔阻挡层不与下面的互连部件物理接触，下面的互连部件诸如包括钴的器件级接触件。因此，通孔插塞保持足够体积的部分无阻挡通孔，实现了与无阻挡通孔类似的低电阻特性。在部分无阻挡通孔的制造期间，对浮置的ω(omega)形通孔阻挡层(从其形成浮置通孔阻挡层)实施平坦化工艺，这防止对下面的导电部件的损坏和/或减少通孔插塞材料的剥离。不同的实施例可以具有不同的优势，并且没有特定的优势对于任何实施例都是需要的。
图1是根据本发明的各个方面的部分或全部的ic器件10的局部截面图。ic器件10可以包括在微处理器、存储器和/或其它ic器件中。在一些实施方式中，ic器件10是ic芯片、片上系统(soc)的部分或它们的部分，其包括各种无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、p型场效应晶体管(pfet)、n型场效应晶体管(nfet)、金属氧化物半导体场效应晶体管(mosfet)、互补金属氧化物半导体(cmos)晶体管、双极结型晶体管(bjt)、横向扩散mos(ldmos)晶体管、高压晶体管、高频晶体管、其它合适的组件或它们的组合。晶体管可以是平面晶体管或诸如鳍式fet(finfet)的多栅极晶体管。为了清楚起见，已经简化图1，以更好地理解本发明的发明构思。可以在ic器件10中添加附加部件，并且可以在ic器件10的其它实施例中替换、修改或消除下面描述的一些部件。
ic器件10包括衬底(晶圆)12。在示出的实施例中，衬底12包括硅。可选地或额外地，衬底12包括另一元素半导体，诸如锗；化合物半导体，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，诸如硅锗(sige)、gaasp、alinas、algaas、gainas、gainp和/或gainasp；或它们的组合。在一些实施方式中，衬底12包括一种或多种iii-v族材料、一种或多种ii-iv族材料或它们的组合。在一些实施方式中，衬底12是绝缘体上半导体衬底，诸如绝缘体上硅(soi)衬底、绝缘体上硅锗(sgoi)衬底或绝缘体上锗(goi)衬底。可以使用注氧隔离(simox)、晶圆接合和/或其它合适的方法来制造绝缘体上半导体衬底。衬底12可以包括根据ic器件10的设计要求配置的各个掺杂区域(未示出)，诸如p型掺杂区域、n型掺杂区域或它们的组合。p型掺杂区域(例如，p型阱)包括p型掺杂剂，诸如硼、铟、其它p型掺杂剂或它们的组合。n型掺杂区域(例如，n型阱)包括n型掺杂剂，诸如磷、砷、其它n型掺杂剂或它们的组合。在一些实施方式中，衬底12包括用p型掺杂剂和n型掺杂剂的组合形成的掺杂区域。各个掺杂区域均可以直接形成在衬底12上和/或衬底12中，例如，提供p阱结构、n阱结构、双阱结构、凸起结构或它们的组合。可以实施离子注入工艺、扩散工艺和/或其它合适的掺杂工艺以形成各个掺杂区域。
在衬底12上方和/或衬底12中形成隔离部件(未示出)以隔离ic器件10的各个区域，诸如各个器件区域。例如，隔离部件限定有源器件区域和/或无源器件区域并且将有源器件区域和/或无源器件区域彼此电隔离。隔离部件包括氧化硅、氮化硅、氮氧化硅、其它合适的隔离材料或它们的组合。隔离部件可以包括不同的结构，诸如浅沟槽隔离(sti)结构、深沟槽隔离(dti)结构和/或硅的局部氧化(locos)结构。在一些实施方式中，隔离部件包括sti部件。例如，可以通过在衬底12中蚀刻沟槽(例如，通过使用干蚀刻工艺和/或湿蚀刻工艺)并且用绝缘材料填充沟槽(例如，通过使用化学汽相沉积工艺或旋涂玻璃工艺)来形成sti部件。可以实施化学机械抛光(cmp)工艺以去除过量的绝缘材料和/或平坦化隔离部件的顶面。在一些实施例中，sti部件包括填充沟槽的多层结构，诸如设置在氧化物衬垫层上方的氮化硅层。
诸如栅极结构20a、栅极结构20b和栅极结构20c的各个栅极结构设置在衬底12上方。在一些实施方式中，栅极结构20a至20c中的一个或多个介于源极区域和漏极区域之间，其中，沟道区域限定在源极区域和漏极区域之间。一个或多个栅极结构20a至20c接合沟道区域，从而使得电流可以在操作期间在源极/漏极区域之间流动。在一些实施方式中，栅极结构20a至20c形成在鳍结构上方，从而使得栅极结构20a至20c的每个均包裹鳍结构的部分。例如，栅极结构20a至20c中的一个或多个包裹鳍结构的沟道区域，从而介于鳍结构的源极区域和漏极区域之间。栅极结构20a至20c包括金属栅极(mg)堆叠件，诸如金属栅极堆叠件22a、金属栅极堆叠件22b和金属栅极堆叠件22c。金属栅极堆叠件22a至22c被配置为根据ic器件10的设计要求实现期望的功能，从而使得金属栅极堆叠件22a至22c包括相同或不同的层和/或材料。在一些实施方式中，金属栅极堆叠件22a至22c包括栅极电介质和栅电极。栅极电介质设置在衬底12上，并且栅电极设置在栅极电介质上。在一些实施方式中，栅极电介质共形地设置在ic器件10的侧壁表面和底面上，以限定金属栅极堆叠件22a至22c，从而使得栅极电介质通常为u形并且具有基本均匀的厚度。栅极电介质包括介电材料，诸如氧化硅、高k介电材料、其它合适的介电材料或它们的组合。高k介电材料通常是指具有高介电常数的介电材料，高介电常数例如大于氧化硅的介电常数(k≈3.9)。示例性高k介电材料包括铪、铝、锆、镧、钽、钛、钇、氧、氮、其它合适的成分或它们的组合。在一些实施方式中，栅极电介质包括多层结构，诸如界面层(包括例如氧化硅)和高k介电层(包括例如hfo2、hfsio、hfsion、hftao、hftio、hfzro、zro2、al2o3、hfo2-al2o3、tio2、ta2o5、la2o3、y2o3、其它合适的高k介电材料或它们的组合)。栅电极包括导电材料。在一些实施方式中，栅电极包括多个层，诸如一个或多个覆盖层、功函层、胶/阻挡层和/或金属填充(或体)层。覆盖层可以包括防止或消除栅极电介质和栅电极的其它层之间的成分的扩散和/或反应的材料。在一些实施方式中，覆盖层包括金属和氮，诸如氮化钛(tin)、氮化钽(tan)、氮化钨(w2n)、氮化钛硅(tisin)、氮化钽硅(tasin)或它们的组合。功函层包括调节为具有期望的功函数(诸如n型功函数或p型功函数)的导电材料，诸如n型功函材料和/或p型功函材料。p型功函材料包括tin、tan、ru、mo、al、wn、zrsi2、mosi2、tasi2、nisi2、wn、其它p型功函材料或它们的组合。n型功函材料包括ti、al、ag、mn、zr、tial、tialc、tac、tacn、tasin、taal、taalc、tialn、其它n型功函材料或它们的组合。胶/阻挡层可以包括促进相邻层(诸如功函层和金属填充层)之间的粘合的材料，和/或阻挡和/或减少栅极层(诸如功函层和金属填充层)之间的扩散的材料。例如，胶/阻挡层包括金属(例如，w、al、ta、ti、ni、cu、co、其它合适的金属或它们的组合)、金属氧化物、金属氮化物(例如，tin)或它们的组合。金属填充层可以包括合适的导电材料，诸如al、w和/或cu。
根据后栅极工艺、先栅极工艺或混合后栅极/先栅极工艺来制造金属栅极堆叠件22a至22c。在后栅极工艺实施方式中，栅极结构20a至20c包括随后用金属栅极堆叠件22a至22c替换的伪栅极堆叠件。伪栅极堆叠件包括例如界面层(包括例如氧化硅)和伪栅电极层(包括例如多晶硅)。在这样的实施方式中，去除伪栅电极层，从而形成其中形成金属栅极堆叠件22a至22c的开口(沟槽)。在一些实施方式中，在形成层间介电层之前形成伪栅极堆叠件，并且在形成层间介电层之后用金属栅极堆叠件22a至22c替换伪栅极堆叠件。后栅极工艺和/或先栅极工艺可以实现沉积工艺、光刻工艺、蚀刻工艺、其它合适的工艺或它们的组合。沉积工艺包括cvd、物理汽相沉积(pvd)、原子层沉积(ald)、高密度等离子体cvd(hdpcvd)、金属有机cvd(mocvd)、远程等离子体cvd(rpcvd)、等离子体增强cvd(pecvd)、低压cvd(lpcvd)、原子层cvd(alcvd)、常压cvd(apcvd)、镀、其它合适的方法或它们的组合。光刻图案化工艺包括抗蚀涂覆(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘焙、显影抗蚀剂、冲洗、干燥(例如，硬烘烤)、其它合适的工艺或它们的组合。可选地，由诸如无掩模光刻、电子束写入或离子束写入的其它方法辅助、实施或替换光刻曝光工艺。蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺、其它蚀刻工艺或它们的组合。
栅极结构20a至20c还包括间隔件26a至26c，其分别与金属栅极堆叠件22a至22c相邻(例如，沿着金属栅极堆叠件22a至22c的侧壁)设置。间隔件26a至26c通过任何合适的工艺形成并且包括介电材料。介电材料可以包括硅、氧、碳、氮、其它合适的材料或它们的组合(例如，氧化硅、氮化硅、氮氧化硅或碳化硅)。例如，在所示出的实施例中，可以在衬底12上方沉积包括硅和氮的介电层，诸如氮化硅层，并且随后各向异性地蚀刻介电层以形成间隔件26a至26c。在一些实施方式中，间隔件26a至26c包括多层结构，诸如包括氮化硅的第一介电层和包括氧化硅的第二介电层。在一些实施方式中，邻近金属栅极堆叠件22a至22c形成多于一组的间隔件，诸如密封间隔件、偏移间隔件、牺牲间隔件、伪间隔件和/或主间隔件。在这样的实施方式中，各组间隔件均可以包括具有不同蚀刻速率的材料。例如，可以在衬底12上方沉积包括硅和氧的第一介电层(例如，氧化硅)，并且随后各向异性地蚀刻以形成与金属栅极堆叠件22a至22c(或伪金属栅极堆叠件，在一些实施方式中)相邻的第一间隔件组，并且可以在衬底12上方沉积包括硅和氮的第二介电层(例如，氮化硅)，并给随后各向异性地蚀刻以形成与第一间隔件组相邻的第二间隔件组。在形成间隔件26a至26c之前和/或之后，可以实施注入、扩散和/或退火工艺以在衬底12中形成轻掺杂源极和漏极(ldd)部件和/或重掺杂源极和漏极(hdd)部件。
外延源极部件和外延漏极部件(称为外延源极/漏极部件)设置在衬底12的源极/漏极区域中。例如，在衬底12上外延生长半导体材料，以在衬底12的源极区域和漏极区域上方形成外延源极/漏极部件(s/d)30。在所示出的实施例中，栅极结构20b介于外延源极/漏极部件30之间，并且沟道区域限定在外延源极/漏极部件30之间。因此，栅极结构20b和外延源极/漏极部件30形成ic器件10的晶体管的部分。因此，栅极结构20b和/或外延源极/漏极部件30可选地称为器件部件。在一些实施方式中，外延源极/漏极部件30包裹鳍结构的源极/漏极区域。外延工艺可以实施cvd沉积技术(例如，汽相外延(vpe)、超高真空cvd(uhv-cvd)、lpcvd和/或pecvd)、分子束外延、其它合适的seg(选择性外延生长)工艺或它们的组合。外延工艺可以使用气体和/或液体前体，该气体和/或液体前体与衬底12的组分相互作用。外延源极/漏极部件30掺杂有n型掺杂剂和/或p型掺杂剂。在晶体管被配置为n型器件(例如，具有n沟道)的一些实施方式中，外延源极/漏极部件30可以是含硅外延层或者是掺杂有磷、其它n型掺杂剂或它们的组合的含硅碳外延层(例如，形成si:p外延层或si:c:p外延层)。在晶体管被配置为p型器件(例如，具有p沟道)的一些实施方式中，外延源极/漏极部件30可以是掺杂有硼、其它p型掺杂剂或它们的组合的含硅和锗的外延层(例如，形成si:ge:b外延层)。在一些实施方式中，外延源极/漏极部件30包括在沟道区域中实现期望的拉伸应力和/或压缩应力的材料和/或掺杂剂。在一些实施方式中，在沉积期间通过向外延工艺的源材料添加杂质来掺杂外延源极/漏极部件30。在一些实施方式中，在沉积工艺之后通过离子注入工艺来掺杂外延源极/漏极部件30。在一些实施方式中，实施退火工艺以激活ic器件10的外延源极/漏极部件30和/或其它源极/漏极区域(例如，hdd区域和/或ldd区域)中的掺杂剂。
在一些实施方式中，在外延源极/漏极部件30上形成硅化物层。在一些实施方式中，通过在外延源极/漏极部件30上方沉积金属层来形成硅化物层。金属层包括适合于促进硅化物形成的任何材料，诸如镍、铂、钯、钒、钛、钴、钽、镱、锆、其它合适的金属或它们的组合。然后加热ic器件10(例如，经受退火处理)以使外延源/漏极部件30的成分(例如，硅和/或锗)与金属反应。因此，硅化物层包括金属和外延源极/漏极部件30的成分(例如，硅和/或锗)。在一些实施方式中，硅化物层包括硅化镍、硅化钛或硅化钴。通过诸如蚀刻工艺的任何合适的工艺，选择性地去除任何未反应的金属，诸如金属层的剩余部分。在一些实施方式中，硅化物层和外延源极/漏极部件30统称为ic器件10的外延源极/漏极部件。
多层互连(mli)部件40设置在衬底12上方。mli部件40电连接各个器件(例如，晶体管、电阻器、电容器和/或电感器)和/或ic器件10的组件(例如，栅极结构和/或源极/漏极部件)，从而使得各个器件和/或组件可以如ic器件10的设计要求所规定的那样工作。mli部件40包括介电层和导电层(例如，金属层)的组合，以配置为形成各个互连结构。导电层被配置为形成诸如接触件和/或通孔的垂直互连部件(例如，提供部件和/或垂直电路由之间的垂直连接)，和/或诸如导线的水平互连部件(例如，提供水平电路由)。垂直互连部件通常连接mli部件40的不同层(或不同平面)中的水平互连部件。在操作期间，互连部件被配置为在ic器件10的器件和/或组件之间路由信号和/或将信号(例如，时钟信号、电压信号和/或接地信号)分配给ic器件10的器件和/或组件。虽然mli部件40示出为具有给定数量的介电层和导电层，但是本发明包括具有更多或更少介电层和/或导电层的mli部件40。
在图1中，mli部件40包括一个或多个介电层，诸如设置在衬底12上方的层间介电层42(ild-0)、设置在ild层42上方的层间介电层44(ild-1)、设置在ild层44上方的层间介电层46(ild-2)以及设置在ild层46上方的层间介电层48(ild-3)。ild层42至48包括介电材料，介电材料包括例如氧化硅、氮化硅、氮氧化硅、teos形成的氧化物、psg、bpsg、低k介电材料、其它合适的介电材料或它们的组合。示例性低k介电材料包括fsg、碳掺杂的氧化硅、black
器件级接触件60、器件级接触件62、器件级接触件64、通孔70、通孔72、通孔74、导线80、导线82和导线84设置在ild层42至48中以形成互连结构。器件级接触件60至64(也称为局部互连件或局部接触件)将ic器件部件电连接和/或物理连接至mli部件40的其它导电部件。例如，器件级接触件60是金属至多晶硅(mp)接触件，其通常是指至诸如多晶硅栅极结构或金属栅极结构的栅极结构的接触件。在所示出的实施例中，器件级接触件60设置在栅极结构20b(具体地，金属栅极堆叠件22b)上，从而使得器件级接触件60将栅极结构20b连接至通孔70。器件级接触件60延伸穿过ild层44和cesl52，尽管本发明包含器件级接触件60延伸穿过mli部件40的多于一个ild层和/或cesl的实施例。在进一步的实例中，器件级接触件62和器件级接触件64是金属至器件(md)接触件，金属至器件(md)接触件通常是指至ic器件10的导电区域(诸如源极/漏极区域)的接触件。在所示出的实施例中，器件级接触件62和器件级接触件64设置在相应的外延源极/漏极部件30上，从而使得器件级接触件62和器件级接触件64分别将外延源极/漏极部件30连接至通孔72和通孔74。器件级接触件62和器件级接触件64延伸穿过ild层42、ild层44和cesl52，尽管本发明包含器件级接触件62和/或器件级接触件64延伸穿过mli部件40的多于一个ild层和/或cesl的实施例。在一些实施方式中，器件级接触件60至64是meol导电部件，其将feol导电部件(例如，栅极结构20a至20c和/或外延源极/漏极部件30)互连至beol导电部件(例如，通孔70至74)，从而将feol导电部件电连接和/或物理连接至beol导电部件。
通孔70至74将mli部件40的导电部件彼此电连接和/或物理连接。例如，通孔70设置在器件级接触件60上，从而使得通孔70将器件级接触件60连接至导线80；通孔72设置在器件级接触件62上，从而使得通孔72将器件级接触件62连接至导线82；以及通孔74设置在器件级接触件64上，从而使得通孔74将器件级接触件64连接至导线84。在所示出的实施例中，通孔70至74延伸穿过ild层46和cesl54，尽管本发明包含通孔70至74延伸穿过mli部件40的多于一个ild层和/或cesl的实施例。在一些实施方式中，通孔70至74是beol导电部件，其将meol导电部件(例如，器件级接触件60至64)互连至beol导电部件(例如，导线80至84)，从而将meol导电部件电连接和/或物理连接至beol导电部件。在一些实施方式中，mli部件40还包括通孔，通孔是beol导电部件，其将不同ild层中的beol导电部件彼此互连，诸如将导线80至84互连至设置在ild层42至48上面的其它ild层(未示出)中的导线(未示出)，从而电连接和/或物理连接ic器件10的beol导电部件。
器件级接触件60至64、通孔70至74和导线80至84包括任何合适的导电材料，诸如ta、ti、al、cu、co、tan、tin和/或其它合适的导电材料。通过图案化ild层42至48和/或cesl52至56形成器件级接触件60至64、通孔70至74和导线80至84。图案化ild层42至48和cesl52至56可以包括光刻工艺和/或蚀刻工艺以形成开口(沟槽)，诸如相应的ild层42至48和/或cesl52至56中的接触开口和/或线开口。在一些实施方式中，光刻工艺包括在相应的ild层42至48和/或cesl52至56上方形成抗蚀层，将抗蚀层暴露于图案辐射，以及显影曝光的抗蚀层，从而形成图案化的抗蚀层，该图案化的抗蚀层可以用作掩蔽元件以用于在相应的ild层42至48和/或cesl52至56中蚀刻开口。蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺、其它蚀刻工艺或它们的组合。此后，用一种或多种导电材料填充开口。可以通过pvd、cvd、ald、电镀、化学镀、其它合适的沉积工艺或它们的组合来沉积导电材料。此后，可以通过平坦化工艺(诸如cmp工艺)去除任何过量的导电材料，从而平坦化ild层42至48、cesl52至56、器件级接触件60至64、通孔70至74和/或导线80至84的顶面。
图2是根据本发明的各个方面的用于制造mli部件的互连结构的方法100的流程图。图3a至图3g是根据本发明的各个方面的当实施图2的方法100来制造mli部件的互连结构时的部分或全部的ic器件10的部分a的放大局部示意图。图2和图3a至图3g的互连结构包括通孔(诸如通孔72)，该通孔被配置为在随后的工艺期间保护mli部件的下面的导电部件(诸如下面的meol部件和/或下面的beol部件)免受损坏，如本文描述的。为了清楚起见，已经简化了图2和图3a至图3g，以更好地理解本公开的发明构思。可以在方法100之前、期间和之后提供额外的步骤，并且对于方法100的额外实施例，可以移动、替换或消除所描述的一些步骤。可以在部分a所示出的互连结构中添加额外的部件，并且在部分a所示出的互连结构的其它实施例中，可以替换、修改或消除下面描述的一些部件。
在块110处，在第一介电层中形成mli部件的第一互连部件。在一些实施方式中，第一互连部件是meol部件，诸如mli部件的器件级接触件(例如，器件级接触件60至64中的一个)。可选地，在一些实施方式中，第一互连部件是beol部件，诸如mli部件的导线(例如，导线80至84中的一个)。第一互连部件包括钴。例如，转至图3a，在ild层44中形成器件级接触件62。器件级接触件62包括钴。在一些实施方式中，一定体积的器件级接触件62包含至少20％的钴。例如，器件级接触件62包括钴或钴合金(例如，包括钛、钨、镍、磷、硼、铝、钽、其它合适的钴合金成分或它们的组合)。在一些实施方式中，形成器件级接触件62包括实施光刻和蚀刻工艺以在ild层44中形成接触开口(其进一步延伸至cesl52和ild层42(未示出)中)，用含钴材料填充接触开口，并且实施去除过量的含钴材料的平坦化工艺，从而使得含钴材料和ild层44具有基本平坦的表面。接触开口具有由ild层44(以及cesl52和ild层42)限定的侧壁和由ic部件(诸如，外延源极/漏极部件30(未示出))限定的底部。通过沉积工艺(例如，pvd、cvd、ald或其它合适的沉积工艺)和/或退火工艺形成含钴材料。在一些实施方式中，在沉积工艺期间使用的钴前体是二羰基环戊二烯基钴(cpco(co)2)、二钴盐六羰基叔丁基丙烯酸(cctba)、三羰基亚硝酰基钴(co(co)3no)、双(环戊二烯基)钴(co(c5h5)2，cpco(co)2)、双(乙基环戊二烯基)钴(c14h18co)、双(五甲基环戊二烯)钴(c20h30co)、三(2,2,6,6-四甲基-3,5-庚二酮)钴(co(occ(ch3)3chcoc(ch3)3)3)、双(乙基环戊二烯基)钴(c14h18co)、其它合适的钴前体或它们的组合。在一些实施方式中，器件级接触件62包括体层(也称为器件级插塞)，其主要由钴或钴合金组成。在一些实施方式中，器件级接触件62包括阻挡层、粘合层和/或设置在体层和ild层44(以及cesl52和ild层42)之间的其它合适的层。在这样的实施方式中，阻挡层和/或粘合层与接触开口共形，从而使得阻挡层和/或粘合层设置在ild层44(以及cesl52、ild层42和外延源极/漏极部件30)上并且体层设置在阻挡层和/或粘合层上。在一些实施方式中，阻挡层、粘合层和/或其它合适的层包括钛、钛合金(例如，tin)、钽、钽合金(例如，tan)、其它合适的成分或它们的组合。
在块120处，在第二介电层中形成通孔开口，其中，通孔开口暴露第一互连部件。例如，转至图3b，通过图案化工艺在ild层46(以及在一些实施方式中，cesl54)中形成通孔开口122以暴露器件级接触件62。在所示出的实施例中，通孔开口122垂直延伸穿过ild46和cesl54。通孔122包括侧壁124(由ild46和cesl54限定)、侧壁126(由ild46和cesl54限定)以及在侧壁124和侧壁126之间延伸的底部128(由器件级接触件62限定)。在一些实施方式中，通孔开口122的深度d为约10nm至约50nm。在一些实施方式中，形成通孔开口122包括在器件级接触件62和ild层44上方形成介电层(此处为ild层46)并且图案化介电层以包括暴露器件级接触件62(诸如，器件级接触件62的顶面129)的开口。在一些实施方式中，实施cvd工艺以在器件级接触件62和ild层44上方沉积低k介电材料，从而形成ild层46。可以在形成ild层46之前在ild44上方形成cesl54，尽管本发明包括省略cesl54的实施例。cesl54包括与ild层46的材料(诸如氮化硅)具有不同蚀刻特性的材料。可以通过光刻工艺和/或蚀刻工艺来图案化ild层46(和cesl54)。例如，形成通孔开口122包括实施光刻工艺以在ild层46上方形成图案化的抗蚀层(未示出)并且实施蚀刻工艺以将限定在图案化的抗蚀层中的图案转移至ild层46。光刻工艺可以包括在ild层46上形成光刻胶层(例如，通过旋涂)，实施预曝光烘烤工艺，使用掩模实施曝光工艺，实施曝光后烘烤工艺，以及实施显影工艺。在曝光工艺期间，将抗蚀层暴露于辐射能量(诸如紫外(uv)光、深uv(duv)光或极紫外(euv)光)，其中，根据掩模的掩模图案和/或掩模类型(例如，二元掩模、相移掩模或euv掩模)，掩模阻挡、传输和/或反射至抗蚀层的辐射，从而将与掩模图案对应的图像投射至抗蚀层上。由于抗蚀层对辐射能量敏感，抗蚀层的曝光部分发生化学变化，并且根据抗蚀层的特性和显影工艺中使用的显影溶液的特性，在显影工艺期间溶解抗蚀层的曝光(或未曝光)部分。在显影之后，图案化的抗蚀层包括与掩模对应的抗蚀图案。蚀刻工艺使用图案化的抗蚀层作为蚀刻掩模来去除ild层46和cesl54的部分，从而暴露器件级接触件62(例如，包括钴的器件级接触件62的体层)。在一些实施方式中，当去除cesl54的部分时，ild层46用作蚀刻掩模。蚀刻工艺可以包括干蚀刻工艺(例如，反应离子蚀刻(rie)工艺)、湿蚀刻工艺、其它合适的蚀刻工艺或它们的组合。在一些实施方式中，实施各个选择性蚀刻工艺以形成通孔开口122。在蚀刻工艺之后，例如通过抗蚀剂剥离工艺从ild层46去除图案化的抗蚀层。可选地，曝光工艺可以由诸如无掩模光刻、电子束写入、离子束写入和/或纳米压印技术的其它方法实施或替换。
在块130处，在通孔开口中形成第一通孔体层(也称为第一通孔插塞)。例如，转至图3c，在通孔开口122中形成通孔体层132。通孔体层132部分地填充通孔开口122，从而使得通孔体层132具有小于深度d的厚度t1。在一些实施方式中，厚度t1小于约50nm(例如，约5nm至约49nm)。在所示出的实施例中，通孔体层132直接设置在器件级接触件62的暴露顶面129和由ild层46和cesl54限定的侧壁124、126的部分上。通孔开口122的剩余(未填充)部分具有深度d’，其限定在ild层46的顶面和通孔体层132的顶面134之间。在一些实施方式中，深度d’为约1nm至约45nm。在所示出的实施例中，通孔体层132包括钨、钨合金、钌、钌合金、钴或钴合金。在一些实施方式中，通孔体层132包括钨、钌、钴、铜、铝、铱、钯、铂、镍、其它低电阻率金属成分、它们的合金或它们的组合。在一些实施方式中，通孔体层132的材料(诸如铜)可能需要被配置为防止通孔体层132的金属成分扩散至ild层46中的衬垫层。通过自底向上沉积工艺形成通孔体层132，通孔体层132通常是指从底部至顶部填充开口的沉积工艺(可以称为开口的自底向上填充)。在一些实施方式中，自底向上沉积工艺包括配置沉积工艺的各个参数以从金属表面(此处为由器件级接触件62的暴露的顶面129限定的通孔开口122的底部128)选择性地生长通孔体材料，同时限制(或防止)从介电表面(此处为由ild层46和cesl54以及ild层46的顶面限定的侧壁124、126)生长通孔体材料。这可以称为选择性沉积工艺。例如，形成通孔体层132包括调节沉积工艺(诸如cvd工艺)的各个参数，以从器件级接触件62的暴露顶面129选择性地生长钨、钌或钴，同时限制(或防止)从ild层46和/或cesl54生长钨、钌或钴。可以调节的各个沉积参数包括沉积前体(例如，金属前体和/或反应物)、沉积前体流速、沉积温度、沉积时间、沉积压力、源功率、射频(rf)偏置电压、rf偏置功率、其它合适的沉积参数或它们的组合。在另一实例中，形成通孔体层132包括实施ald循环工艺，其中，调节ald循环的数量以控制通孔体层132(诸如钌层)的厚度t1。沉积工艺是pvd、cvd、ald、电镀、化学镀、其它合适的沉积工艺或它们的组合。可以调节厚度t1和深度d以实现厚度t1与深度d的比率，这增强了自底向上沉积工艺。例如，在一些实施方式中，厚度t1与深度d(t1/d)的比率为约1至约20。可选地，在一些实施方式中，通过沉积完全填充通孔开口122的通孔体材料(不一定是自底向上的方式)和回蚀刻通孔体材料直至实现通孔体材料132的期望的厚度(例如，厚度t1)和/或通孔开口122的剩余(未填充)部分的期望的深度(例如，深度d’)来形成通孔体层132。在一些实施方式中，回蚀刻可以去除沉积在ild层46的顶面上方的任何通孔体材料。沉积和回蚀刻可以通过诸如本文描述的那些的任何合适的工艺实施。
在块140处，在通孔开口中的通孔体层上方形成通孔阻挡层(也称为通孔衬垫层)。例如，转至图3d，在通孔开口122中形成通孔阻挡层142。通孔阻挡层142部分地填充通孔开口122。在所示出的实施例中，通孔阻挡层142直接设置在通孔体层132和ild层46的部分上，该部分限定了通孔开口122的剩余(未填充)部分(此处为通孔体层132的顶面134和由ild层46限定的侧壁124、126的剩余部分)。在沉积时，通孔阻挡层142呈现ω形并且不与器件级接触件62物理接触(与传统的通孔阻挡层相反)，从而使得通孔阻挡层142“浮置”在通孔开口122内。因此，通过阻挡层142称为“浮置”ω形通孔阻挡层。通孔开口122的剩余(未填充)部分的深度d’减小至深度d1’，深度d1’由通孔阻挡层142的顶面144和ild层46的顶面之间限定。在一些实施方式中，深度d1’为约1nm至约10nm。通过pvd、cvd、ald、电镀、化学镀、其它合适的沉积工艺或它们的组合共形地沉积通孔阻挡层142，从而使得通孔阻挡层142在互连结构的暴露表面上方具有基本均匀的厚度t2。在所示出的实施例中，厚度t2小于深度d’，并且厚度t1和厚度t2的总和小于深度d。在一些实施方式中，厚度t2为约1nm至约10nm。通孔阻挡层142包括促进介电材料(此处为ild层46)和随后形成的用于填充通孔开口122的金属材料之间的粘合的材料。例如，通孔阻挡层142包括钛、钛合金、钽、钽合金、钴、钴合金、钌、钌合金、钼、钼合金、被配置为促进和/或增强金属材料和介电材料之间的粘合的其它合适的成分或它们的组合。在所示出的实施例中，通孔阻挡层142包括钽和氮(例如，氮化钽)或钛和氮(例如，氮化钛)。在一些实施方式中，通孔阻挡层142包括一层以上并且为多层通孔阻挡层。例如，通孔阻挡层142包括含钛的第一子层和含氮化钛的第二子层。在另一实例中，通孔阻挡层142包括含钽的第一子层和含氮化钽的第二子层。
在块150处，在通孔开口中的通孔阻挡层上方形成第二通孔体层(也称为第二通孔插塞)。例如，转至图3e，在通孔开口122中形成通孔体层152，从而使得通孔体层152填充通孔开口122的任何剩余(未填充)部分。在所示出的实施例中，通孔体层152直接设置在通孔阻挡层142的顶面144上。在所示出的实施例中，通孔体层152包括钨、钨合金、钌、钌合金、钴或钴合金。在一些实施方式中，通孔体层152包括钨、钌、钴、铜、铝、铱、钯、铂、镍、其它低电阻率金属成分、它们的合金或它们的组合。在一些实施方式中，通孔体层152的金属材料与通孔体层132的金属材料相同。在一些实施方式中，通孔体层152的金属材料与通孔体层132的金属材料不同。通过非选择性沉积工艺形成通孔体层152。例如，实施诸如cvd的毯式沉积工艺以在通孔阻挡层142上方沉积通孔体材料，从而形成通孔体层152。在一些实施方式中，毯式沉积工艺是pvd、ald、电镀、化学镀、其它合适的沉积工艺或它们的组合。
在块160处，实施平坦化工艺，从而使得第一通孔体层、通孔阻挡层和第二通孔体层的剩余部分形成mli部件的通孔(互连部件)。例如，转至图3f，实施cmp工艺和/或其它平坦化工艺以去除过量的通孔体层152和/或通过阻挡层142(诸如设置在ild层46的顶面上方)，从而产生通孔72。通孔72包括通孔体层132、通孔阻挡层142，以及具有厚度t3的通孔体层152(其组合以填充通孔开口122)。在一些实施方式中，厚度t3约等于d1’并且小于厚度t1。例如，在一些实施方式中，厚度t3为约1nm至约10nm。cmp工艺可以平坦化通孔72的顶面，从而使得ild层46的顶面和通孔72的顶面是基本平坦的表面。在通孔体层132上方形成浮置的ω形通孔阻挡层142(图3e)改进了通孔72的上部与ild层46(和/或cesl)之间的粘合，显著降低(并且在一些实施方式中消除)通孔72和ild层46之间的任何间隙。因此，防止来自平坦化工艺的浆料渗透至下面的器件级接触件62，防止或减少在平坦化工艺和/或其它随后的工艺期间下面的器件级接触件62的腐蚀(损坏)。通过浮置的ω形通孔阻挡层142在通孔72的上部和ild层之间提供的增强的粘合可以进一步防止平坦化引起的剥离。
通孔体层132和通孔体层152可以统称为通孔插塞，其中，通孔体层132是第一通孔插塞部分，而通孔体层152是第二通孔插塞部分。在所示出的实施例中，通孔72具有：无阻挡通孔部分162a，其中，在通孔插塞(此处为通孔体层132)与ild层和/或cesl(此处为ild层46和cesl54)之间不存在阻挡层；和阻挡通孔部分162b，其中，阻挡层(此处为通孔阻挡层142)设置在通孔插塞(此处为通孔体层152)与ild层和/或cesl(此处为ild层46)之间。因此，通孔阻挡层142仅部分地内衬通孔72的侧壁。在图3f中，通孔阻挡层142内衬通孔体层152的底面、通孔体层152的侧壁和通孔体层132的顶面，但是不内衬通孔体层132的底面或侧壁。由于通孔体层132设置在通孔阻挡层142和器件级接触件62之间，因此，通孔阻挡层142浮置在通孔72内并且不与器件级接触件62物理接触。因此，通孔插塞(诸如，通孔体层132和/或通孔体层152)的体积保持足够高并且通孔阻挡层142对通孔72的电阻的影响最小，从而使得通孔72显现出低电阻，并且在一些实施方式中显现出与无阻挡通孔类似的电阻。在一些实施方式中，通孔阻挡层142占通孔72的体积的小于约2％，通孔体层152占通孔72的体积的约1％至约10％，并且通孔体层132占通孔72的体积的约90％至约99％。在一些实施方式中，为了最大化通孔插塞体积，将通孔阻挡层142设置在通孔72的最顶部，该通孔阻挡层142的厚度为约1nm至约10nm。
在所示出的进一步实施例中，通孔阻挡层142具有部分a和设置在部分a之间的部分b，其中，部分a和部分b组合形成基本u形的通孔阻挡层142。部分a内衬ild层46并且部分b内衬通孔体层132的顶面134。部分a具有厚度t2，并且部分b具有厚度t2，从而使得通孔阻挡层142在通孔72中具有基本均匀的厚度。部分b的顶面低于部分a的顶面。在所示出的实施例中，通孔阻挡层142的部分a和部分b的顶面是基本平坦的。通孔体层152的侧壁由通孔阻挡层142的部分a内衬，并且通孔体层152的底部由部分b内衬，从而使得通孔体层152通过在三个侧面上的通孔阻挡层142而被部分地围绕。通孔体层152的宽度(w152)小于通孔体层132的宽度(w132)。在一些实施方式中，通孔体层152的宽度约等于通孔体层132的宽度减去通孔阻挡层142的部分a的厚度t2(换句话说，w152＝w132-t2)。通孔体层132的厚度大于通孔体层152的厚度(换句话说，t1>t3)和通孔阻挡层142的厚度(换句话说，t1>t2)。在一些实施方式中，厚度t1与厚度t2的比率(t1:t2)为约5:1至约25:1。在一些实施方式中，通孔体层132的厚度大于通孔体层152的厚度与通孔阻挡层142的厚度的总和(换句话说，t1>t2+t3)。在一些实施方式中，厚度t1与厚度t2和厚度t3的总和的比率(t1:(t2+t3))为约2.5:1至约12.5:1。在所示出的实施例中，通孔体层132具有矩形截面。例如，通孔体层132具有基本平坦的底面、基本平坦的顶面和基本平坦的侧壁。在一些实施方式中，通孔72的侧壁是渐缩的，从而使得通孔体层132、通孔阻挡层142和/或通孔体层152的侧壁是渐缩的。因此，通孔体层132可以具有梯形形状的截面。在这样的实施方式中，通孔体层132和/或通孔体层152的厚度从其顶面至其底面减小。
在块170处，在第三介电层中形成mli部件的第二互连部件。第二互连部件是beol部件，诸如mli部件的导线(例如，导线80至84中一个)。例如，转至图3g，在ild层48中形成导线82。导线82包括钨、钌、钴、铜、铝、铱、钯、铂、镍、其它低电阻率金属成分、它们的合金或它们的组合。在一些实施方式中，形成导线82包括：实施光刻和蚀刻工艺以在ild层48中形成接触开口(其进一步延伸至cesl56中)，用导电材料填充接触开口，并且实施平坦化工艺以去除过量的导电材料，从而使得导电材料和ild层48具有基本平坦的表面。接触开口具有由ild层48(以及cesl56)限定的侧壁和由通孔72限定的底部。导电材料通过沉积工艺(例如，pvd、cvd、ald或其它合适的沉积工艺)和/或退火工艺形成。在一些实施方式中，导线82包括体层(也称为导电插塞)。在一些实施方式中，导线82包括设置在体层和ild层48(以及cesl56)之间的阻挡层、粘合层和/或其它合适的层。在这样的实施方式中，阻挡层和/或粘合层与接触开口共形，从而使得阻挡层和/或粘合层设置在ild层48(以及cesl56)上并且体层设置在阻挡层和/或粘合层上。在一些实施方式中，阻挡层、粘合层和/或其它合适的层包括钛、钛合金(例如，tin)、钽、钽合金(例如，tan)、其它合适的成分或它们的组合。在所示出的实施例中，导线82具有矩形截面。例如，导线82具有基本平坦的底面、基本平坦的顶面和基本平坦的侧壁。在一些实施方式中，导线82的侧壁是渐缩的，从而使得导线82的厚度从ild层48的顶面至ild层46的顶面减小。在所示出的进一步实施例中，导线82与ild层46、通孔阻挡层142以及通孔体层152物理接触。
器件级接触件62、通孔72和导线82组合以形成mli部件40的互连结构172。通孔72垂直延伸穿过ild层46和cesl54以物理和/或电连接mli部件40的不同的层级(或层)中的互连部件，此处为器件级接触件62(设置在mli部件140的接触层中)和导线82(设置在mli部件40的金属-1(m1)层中)。在块180处，可以继续制造以完成mli部件(诸如mli部件40)的制造。例如，可以在m1层上方形成mli部件40的附加层级，诸如m2层至mn层，其中，n表示mli部件40中的金属层的数量，并且m2层至mn层中的每个均包括与设置在介电材料中的导线80至84类似的导线。可以制造与通孔70至74类似的通孔以连接相邻的金属层，诸如m2层至mn层。在一些实施方式中，一个或多个通孔可以连接非相邻金属层。
本发明包括通过平坦化工艺从通孔开口122部分或全部去除通孔体层152和/或通孔阻挡层142的实施例。例如，平坦化工艺(诸如cmp工艺)的参数可以被配置为根据需要修改通孔阻挡层142和/或通过体层152的轮廓。在一些实施方式中，调节平坦化工艺的参数以实现通孔阻挡层142和/或通孔体层152的所需顶面配置和/或厚度配置。转至图4至图6，图4至图6是根据本发明的各个方面的部分或全部的ic器件10的部分a的放大局部示意图。在图4中，在图2的方法100中实现的平坦化工艺完全去除了通孔体层152并且部分地去除了通孔阻挡层142，从而使得通孔72不包括通孔体层152。平坦化工艺改变了通孔阻挡层142的顶面。例如，通孔阻挡层142的部分b具有凹形顶面，从而使得部分b的中心的厚度小于部分b的边缘的厚度。在一些实施方式中，部分b的厚度从部分b的边缘处的厚度t2减小至部分b的中心处的小于厚度t2的厚度。在一些实施方式中，如图所示，部分a具有渐缩的厚度。例如，部分a的厚度从部分a的顶面处的小于厚度t2的厚度增加至部分a的底面处的厚度t2。在一些实施方式中，部分a具有基本平坦的侧壁表面和弯曲的侧壁表面，并且部分b具有弯曲的顶面和基本平坦的底面。在所示出的进一步实施例中，导线82包括在ild层46的顶面之下延伸并且物理接触通孔阻挡层142的部分c。部分c的厚度t4小于厚度t3和厚度t2的总和(换句话说，t4<t3+t2)。在一些实施方式中，厚度t4小于约10nm。部分c的凹形底面与通孔阻挡层142物理接触，从而使得部分c的中心的厚度大于部分c的边缘的厚度。例如，部分c的中心处的厚度t4大于部分c的边缘处的厚度t4。因此，导线82具有底面，该底面包括设置在基本平坦的底面部分之间的凹形底面部分。可以在图4的部分a所示出的互连结构中添加附加部件，并且在图4的部分a所示出的互连结构的其它实施例中可以替换、修改或消除所描述的一些部件。
在图5中，平坦化工艺完全去除通孔体层152并且完全去除通孔阻挡层142的部分，从而使得通孔72不包括通孔体层152，并且从通孔体层132的顶面134上方完全去除通孔阻挡层142的部分。在这样的实施方式中，平坦化工艺修改通孔阻挡层142的顶面并且将通孔阻挡层142的部分b分成部分b1，从而使得通孔阻挡层142分成两个离散部分，其中，每个离散部分均包括一个部分a和一个部分b1。部分b1具有弯曲的顶面和基本平坦的底面。部分b1的厚度从厚度t2(与部分a相邻)渐缩至零。在一些实施方式中，如图所示，部分a的顶部具有渐缩的厚度，并且部分a的底部具有厚度t2。例如，部分a的顶部的厚度从部分a的顶面处的小于厚度t2的厚度增加至沿着部分a的长度的某点处的厚度t2。在一些实施方式中，部分a具有基本平坦的侧壁表面和弯曲的侧壁表面。在所示出的进一步实施例中，导线82还包括在ild层46的顶面之下延伸的部分c，其中，部分c不仅与通孔阻挡层142物理接触而且还与通孔体层132的顶面134的部分物理接触。在这样的实施方式中，厚度t4小于或等于厚度t3和厚度t2的总和(换句话说，t4≤t3+t2)。在一些实施方式中，厚度t4为约1nm至约10nm。部分c的凹形底面与通孔阻挡层142和通孔体层132物理接触，从而使得部分c的中心的厚度大于部分c的边缘的厚度。例如，部分c的中心处的厚度t4大于部分c的边缘处的厚度t4。因此，导线82具有底面，该底面包括设置在基本平坦的底面部分之间的凹形底面部分。可以在图5的部分a所示出的互连结构中添加附加部件，并且在图5的部分a所示出的互连结构的其它实施例中可以替换、修改或消除所描述的一些部件。
在图6中，平坦化工艺部分地去除通孔体层152，从而使得通孔72仍包括通孔体层152。平坦化工艺修改了通孔体层152的顶面。例如，通孔体层152具有部分d和设置在部分d之间的部分e，其中，部分e的顶面低于部分d的顶面和ild层46的顶面。部分d具有基本平坦的顶面，从而使得部分d的厚度基本等于厚度t3。在一些实施方式中，部分d的厚度可以小于厚度t3。在一些实施方式中，部分d可以具有渐缩的厚度，与图4和图5中所示出的通孔阻挡层142的部分a类似。部分e具有凹形表面，从而使得部分e的中心的厚度小于部分e的边缘的厚度。在一些实施方式中，部分e的厚度从部分e的边缘处的厚度t3减小至部分e的中心处的小于厚度t3的厚度。在一些实施方式中，部分e的厚度从部分e的边缘处的小于厚度t3的厚度减小至部分e的中心处的小于厚度t3的另一厚度。在一些实施方式中，平坦化工艺将通孔体层152的部分e分成两个离散部分，与图5中所示出的通孔阻挡层142类似。在一些实施方式中，通孔体层152不包括不同部分，而是具有在通孔阻挡层142的部分a之间延伸的凹形顶面。在所示出的进一步实施例中，导线82还包括在ild层46的顶面之下延伸的部分c，除了部分c与通孔体层152物理接触但不与通孔阻挡层142物理接触之外。在这样的实施方式中，厚度t4小于或等于厚度t3(换句话说，t4≤t3)。部分c的凹形底面与通孔阻挡层142和通孔体层132物理接触，从而使得部分c的中心的厚度大于部分c的边缘的厚度。例如，部分c的中心处的厚度t4大于部分c的边缘处的厚度t4。因此，导线82具有底面，该底面包括设置在基本平坦的底面部分之间的凹形底面部分。可以在图6的部分a所示出的互连结构中添加附加部件，并且在图6的部分a所示出的互连结构的其它实施例中可以替换、修改或消除所描述的一些部件。
本发明提供了许多不同的实施例。本文公开了互连结构和用于形成互连结构的相应技术。示例性互连结构包括设置在介电层中的通孔。通孔被配置为电连接第一互连部件和第二互连部件。通孔包括与介电层物理接触的通孔阻挡层。通孔还包括设置在通孔阻挡层和第一互连部件之间的通孔插塞，从而使得通孔插塞与第一互连部件和介电层物理接触。在一些实施方式中，第一互连部件是中段制程导电部件并且第二互连部件是后段制程导电部件。在一些实施方式中，第一互连部件和第二互连部件是后段制程导电部件。在一些实施方式中，通孔插塞包含钨。在一些实施方式中，通孔插塞包括钌。在一些实施方式中，通孔插塞包括钴。在一些实施方式中，通孔阻挡层包括钛。在一些实施方式中，通孔阻挡层包括钽。在一些实施方式中，通孔插塞是第一通孔插塞部分，并且通孔还包括设置在通孔阻挡层上方的第二通孔插塞部分。通孔阻挡层设置在第一通孔插塞部分和第二通孔插塞部分之间。通孔阻挡层还设置在介电层和第二通孔插塞部分之间。在一些实施方式中，第一通孔插塞部分的材料与第二通孔插塞部分的材料相同。在一些实施方式中，第一通孔插塞部分的材料与第二通孔插塞部分的材料不同。
在一些实施方式中，所述第一通孔插塞部分具有平坦的顶面并且所述第二通孔插塞部分具有凹形顶面。
在一些实施方式中，所述通孔阻挡层为基本u形，从而使得所述通孔阻挡层包括设置在第二部分之间的第一部分，其中，所述第一部分内衬所述通孔插塞的顶面并且所述第二部分内衬所述介电层。
在一些实施方式中，所述通孔阻挡层的所述第一部分的厚度与所述通孔阻挡层的所述第二部分的厚度基本相同。
在一些实施方式中，所述第一部分具有凹形顶面，从而使得所述通孔阻挡层的所述第一部分的中心的厚度小于所述通孔阻挡层的所述第一部分的边缘的厚度。
在一些实施方式中，所述第二部分具有渐缩的厚度，所述渐缩的厚度从所述介电层的顶面至所述通孔插塞的顶面增加。
示例性互连结构包括多层互连(mli)部件，多层互连(mli)部件包括介电层，设置在介电层中的含钴器件级接触件，以及设置在含钴器件级接触件上方的介电层中的部分无阻挡通孔。部分无阻挡通孔包括：设置在含钴器件级接触件和介电层上并且与含钴器件级接触件和介电层物理接触的第一通孔插塞部分，设置在第一通孔插塞部分上方的第二通孔插塞部分，以及设置在第二通孔插塞部分和第一通孔插塞部分之间的通孔阻挡层。通孔阻挡层还设置在第二通孔插塞部分和介电层之间。在一些实施方式中，第一通孔插塞部分和第二通孔插塞部分包括钨、钴、钌或它们的组合。在一些实施方式中，通孔阻挡层包括钛。在一些实施方式中，通孔阻挡层包括含钛的第一层和含钛及氮的第二层。在一些实施方式中，其中通孔阻挡层包括钽。在一些实施方式中，通孔阻挡层包括含钽的第一层以及含钽和氮的第二层。在一些实施方式中，介电层包括第一ild层，设置在第一ild层上方的cesl，以及设置在cesl上方的第二ild层。在这样的实施方式中，含钴器件级接触件设置在第一ild层中。在进一步的这种实施方式中，部分无阻挡通孔设置在cesl和第二ild层中，从而使得第一通孔插塞部分与ild层和cesl物理接触并且通孔阻挡层与ild层物理接触。
在一些实施例中，所述通孔阻挡层包括钛、氮、钽或它们的组合。
在一些实施例中，所述介电层是第一介电层，所述互连结构还包括：第二介电层，设置在所述第一介电层上方；以及导线，设置在所述部分无阻挡通孔上方的所述第二介电层中，其中，所述导线包括在所述第一介电层的顶面之下延伸并且与所述第二通孔插塞部分和所述通孔阻挡层物理接触的部分，并且所述部分具有凸形底面，从而使得所述导线的所述部分的中心的厚度大于所述导线的所述部分的边缘的厚度。
在一些实施例中，所述第二通孔插塞部分具有基本平坦的顶面。
在一些实施例中，所述第二通孔插塞部分具有凹形顶面，从而使得所述第二通孔插塞部分的中心的厚度小于所述第二通孔插塞部分的边缘的厚度。
示例性方法包括在介电层中形成通孔开口。通孔开口具有由介电层限定的侧壁和由接触件限定的底部。该方法还包括通过以下步骤来填充通孔开口：形成第一通孔体层，在第一通孔体层上方形成通孔阻挡层，在通孔阻挡层上方形成第二通孔体层，以及实施平坦化工艺，从而使得第一通孔体层、通孔阻挡层以及第二通孔体层的剩余部分形成通孔。在一些实施方式中，通过选择性沉积工艺形成第一通孔体层，并且通过非选择性沉积工艺形成第二通孔体层。在一些实施方式中，选择性沉积工艺和非选择性沉积工艺是cvd工艺。在一些实施方式中，平坦化工艺完全去除第二通孔体层。
示例性互连结构制造方法包括：在介电层中形成通孔开口，其中，所述通孔开口具有由所述介电层限定的侧壁和由接触件限定的底部；以及通过以下步骤来填充所述通孔开口：形成第一通孔体层，在所述第一通孔体层上方形成通孔阻挡层，在所述通孔阻挡层上方形成第二通孔体层，以及实施平坦化工艺，从而使得所述第一通孔体层、所述通孔阻挡层和所述第二通孔体层的剩余部分形成通孔。
在一些实施例中，形成所述第一通孔体层包括实施选择性沉积工艺，并且形成所述第二通孔体层包括实施非选择性沉积工艺。
在一些实施例中，所述选择性沉积工艺和所述非选择性沉积工艺是化学汽相沉积工艺。
在一些实施例中，所述平坦化工艺修改了所述通孔阻挡层、所述第二通孔体层或两者的轮廓。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。
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