半导体器件及其形成方法与流程

本发明的实施例涉及半导体领域，并且更具体地，涉及半导体器件及其形成方法。

背景技术：

半导体集成电路(ic)工业已经经历了快速增长。ic材料和设计中的技术进步已经产生了多代ic，其中，每一代都比上一代具有更小和更复杂的电路。然而，这种进步已经增加了处理和制造ic的复杂性，并且为了实现这些进步，需要ic处理和制造中的类似发展。在ic演化过程中，功能密度(即，每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(即，可以使用制造工艺产生的最小部件)已经减小。

减小几何尺寸在半导体制造中存在挑战。例如，随着几何尺寸持续减小，重叠控制变得更加困难，这可能导致可靠性问题和/或器件性能下降。又例如，传统器件可能具有过多的寄生电容。

因此，虽然现有的半导体器件及其制造对于它们的预期目的通常已经足够，但是它们不是在所有方面都已完全令人满意。

技术实现要素：

根据本发明的实施例，提供了一种形成半导体器件的方法，包括：提供包括第一导电部件和围绕所述第一导电部件的第一层间电介质(ild)的结构；在所述第一导电部件上选择性地形成自组装层；在所述第一层间电介质上方选择性地形成第一介电层；在所述第一导电部件上方和所述第一层间电介质上方形成第二层间电介质；在所述第二层间电介质中蚀刻开口，其中，所述开口至少部分地与所述第一导电部件对准，其中，所述第一介电层保护位于其下面的所述第一层间电介质的部分免受蚀刻；以及用导电材料填充所述开口，以在所述开口中形成第二导电部件。

根据本发明的实施例，提供了一种半导体器件，包括：第一导电部件；第一层间电介质(ild)，围绕所述第一导电部件；第一介电层，设置在所述第一层间电介质上方，其中，所述第一介电层具有比所述第一层间电介质大的介电常数；以及第二导电部件，设置在所述第一导电部件上方并且至少部分地与所述第一导电部件对准，其中，所述第一介电层的至少部分设置在所述第一层间电介质和所述第二导电部件之间。

根据本发明的实施例，提供了一种半导体器件，包括：第一金属元件；第一层间电介质(ild)，围绕所述第一金属元件；第一介电层，设置在所述第一层间电介质上方但不设置在所述第一金属元件上方；第二介电层，设置在所述第一介电层上方，其中，所述第二介电层具有比所述第一介电层大的介电常数；第二层间电介质，设置在所述第二介电层上方，其中，在所述第二层间电介质和所述第二介电层之间存在蚀刻选择性；以及第二金属元件，垂直延伸穿过所述第二层间电介质，其中，所述第二金属元件至少部分地与所述第一金属元件对准并且电连接至所述第一金属元件，并且其中，所述第一介电层的部分或所述第二介电层的部分层设置在所述第二金属元件和所述第一层间电介质之间。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1至图2是根据本发明的实施例的处于各个制造阶段的半导体器件的截面图。

图3a至图3b是根据本发明的各个实施例的自组装层和其上形成自组装层的表面的立体图。

图4至图9是根据本发明的实施例的处于各个制造阶段的半导体器件的截面图。

图10是示例性finfet器件的立体图。

图11是根据本发明的实施例的用于制造半导体器件的方法的流程图。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。此外，为了简单和清楚起见，各个部件可以以不同的比例任意地绘制。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。例如，如果翻转附图中的器件，则描述为在其它元件或部件“下面”或“之下”的元件将定向在其它元件或部件“之上”。因此，示例性术语“下面”可以包括之上和下面的方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

更进一步地，当用“约”、“大约”等描述数字或数字范围时，该术语旨在包括合理范围内的数字，包括所描述的数字，诸如所描述数字的+/-10％或本领域技术人员理解的其它值。例如，术语“约5nm”包括在从4.5nm至5.5nm的尺寸范围。

本发明总体针对但不限于减少或防止与重叠控制相关的问题。重叠可以是指诸如集成电路(ic)芯片的半导体器件中的不同层的各个部件之间的对准。例如，ic芯片可以包括由多个互连层(也称为不同的金属化层)构成的互连结构。每个互连层均可以包括由层间电介质(ild)围绕的一个或多个导电部件，诸如通孔、接触件或金属线。在一些情况下，一个互连层的导电部件(例如，金属线或通孔)可能需要电连接至另一互连层的导电部件(例如，另一通孔或另一金属线)，并且因此期望将这两个导电部件垂直对准。如果重叠控制不令人满意，则两个导电部件之间可能存在大量未对准，这可能导致诸如ild的过蚀刻的问题，这进而可能导致可靠性和/或性能问题，诸如时间依赖性介电击穿(tddb)或其它泄漏问题。

为了克服上述问题，本发明在互连层上方选择性地形成介电层，从而使得介电层形成在层间电介质(ild)的上表面上，但不形成在导电部件(例如，通孔、接触件或金属线)的上表面上。这通过首先在导电部件的上表面上但不在ild的上表面上形成自组装层来实现。自组装层防止在导电部件的上表面上形成介电层，例如通过阻挡用于形成介电层的沉积工艺(例如，原子层沉积)的前体。形成在ild上但不形成在导电部件上的介电层在随后的蚀刻工艺中用作蚀刻停止层，该随后的蚀刻工艺实施为形成应该与导电部件对准的通孔。

如上所述，在实际的半导体制造中，重叠控制可能不是最佳的，特别是当几何尺寸缩小时，这导致通孔和导电部件之间的未对准。如果没有形成介电层，则未对准可能导致位于通孔下面并且与导电部件相邻的ild的不期望的蚀刻。然而，根据本发明的各个方面，介电层在通孔蚀刻工艺期间用作蚀刻停止层并且保护位于其下面的ild的部分免受蚀刻。因此，产生的半导体器件具有更好的可靠性和/或增强的性能。

在一些实施例中，本发明可以形成包括位于ild上方的多个介电层的堆叠件。堆叠件中的介电层可以具有不同的材料成分，例如不同的介电常数。例如，具有较低介电常数的介电层形成在堆叠件的底部，而具有较高介电常数的介电层形成在堆叠件的顶部。底层的较低介电常数可以有助于减小与堆叠件相关的总电容。

现在将在下面参照图1至图11更详细地讨论本发明的各个方面。在这方面，图1至图2和图4至图9是根据本发明的实施例的处于不同制造阶段的半导体器件的示意性局部截面侧视图。图3a至图3b是自组装层的立体图，图10是可以在其上实现本发明的各个方面的示例性半导体器件的立体图，并且图11是示出根据本发明的实施例实施的方法的流程图。

现在参照图1，示出了半导体器件100的部分。半导体器件100包括衬底，衬底可以由硅或诸如锗的其它半导体材料制成。衬底也可以包括化合物半导体，诸如碳化硅、砷化镓、砷化铟或磷化铟。在一些实施例中，衬底可以包括合金半导体，诸如硅锗、碳化硅锗、磷砷化镓或磷化镓铟。在一些实施例中，衬底可以包括外延层，例如位于块状半导体上面的外延层。可以在衬底中或上形成各个微电子部件，诸如晶体管部件(诸如源极/漏极或栅极)或隔离结构(诸如浅沟槽隔离(sti))。由于衬底和/或形成在其中或其上的微电子部件不是本发明的焦点，因此为了简单起见，本文没有具体示出衬底。

半导体器件100也包括互连层110。互连层110可以是多层互连结构(mli)中的一个互连层，其形成在上述衬底上方并且可以包括多个图案化的介电层和导电层，多个图案化的介电层和导电层在半导体器件100的各个微电子部件之间提供互连(例如，引线)。

在示出的实施例中，互连层110包括多个导电部件，诸如导电部件120至122(注意，为简单起见，部分地示出了导电部件121至122)，以及围绕导电部件120至122的层间电介质(ild)130。导电部件120至122可以包括接触件、通孔或金属线。在一些实施例中，导电部件120至122包括导电材料，诸如铝、铝/硅/铜合金、钛、氮化钛、钨、多晶硅、金属硅化物或它们的组合。可选地，导电部件120至122可以包括铜、铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物或它们的组合。

同时，ild130可以包括低k介电材料(例如，介电常数小于二氧化硅的介电常数(其为约4)的介电材料)。作为非限制性实例，低k介电材料可以包括多孔有机硅酸盐薄膜，诸如sioch、正硅酸乙酯(teos)氧化物、未掺杂的硅酸盐玻璃、掺杂的氧化硅(诸如硼磷硅酸盐玻璃(bpsg)、熔融石英玻璃(fsg)、磷硅酸盐玻璃(psg)、氟掺杂二氧化硅、碳掺杂二氧化硅、多孔二氧化硅、多孔碳掺杂二氧化硅、碳氮化硅(sicn)、碳氮氧化硅(siocn)、旋涂有机聚合物电介质、旋涂硅基聚合物电介质)或它们的组合。应当理解，可以对互连层110实施诸如化学机械抛光(cmp)的平坦化工艺，以使导电部件120至122和ild130的上表面齐平。

现在参照图2，在互连层110的部分上方选择性地形成自组装层单层200(下文称为自组装层)。例如，使用自组装层形成工艺210，在导电部件120至122的上表面上，但不在ild130的上表面上形成自组装层200。在一些实施例中，自组装层形成工艺210包括化学汽相沉积(cvd)工艺、旋涂工艺或浸渍工艺。

选择性形成自组装层200(例如，在导电部件120上但不在ild130上)的一个原因是自组装层200包括被配置为与某种材料的表面结合的头部基团(也称为锚)。例如，现在参照图3a，在简化的三维立体图中更详细地示出了自组装层200。自组装层200布置成多条股线，其中，每条股线均包括头部基团220和尾部基团230(也在图3b中示出)。头部基团220与某种材料的表面具有亲和力，因此它与该表面结合。在这种情况下，头部基团220被配置为与金属材料具有亲和力，但不与介电材料具有亲和力。因此，头部基团220结合至包含金属材料的导电部件120，但不结合至包含介电材料而不包含金属材料的ild。在一些实施例中，头部基团220可以包括磷(p)、硫(s)、硅(si)或它们的组合。

尾部基团230是热力学稳定的。由于其中的范德华力，尾部基团230布置成自组装层200的有序且分隔开的股线，其中，每条股线均在背离导电部件120的上表面的垂直向上的方向上延伸(但不一定是垂直的)。在一些实施例中，尾部基团230可以包括有机材料，例如碳链(例如，甲基)。

现在参照图4，实施介电层形成工艺250以在半导体器件100的上表面上方选择性地形成介电层300和301。例如，介电层300和301形成在ild130的表面上，但不形成在导电部件120至122的上表面上。选择性地形成介电层300和301的原因在于，形成在导电部件120至122的上表面上的自组装层200防止介电层300和301形成在其上。例如，介电层形成工艺250可以包括其中使用一种或多种前体的沉积工艺。该前体可以包括与其上沉积有前体的材料的表面反应的化学物质。通过重复暴露于前体，可以缓慢沉积薄膜(诸如介电层300和301)。然而，根据本发明的各个方面，ild130的上表面上的自组装层200的独特结构“阻挡”前体沉积在其上。因此，前体，并且进而整个介电层300和301形成在ild130上方但不形成在导电部件120至122上方。

在一些实施例中，介电层形成工艺250包括原子层沉积(ald)工艺。在其它实施例中，介电层形成工艺250可以包括化学汽相沉积(cvd)工艺、旋涂工艺或化学镀工艺。介电层300和301可以包括含铝(al)、锆(zr)、钇(y)、铪(hf)或它们的组合的介电材料。例如，介电层300和301可以包括氧化铝、氧化锆、氧化钇、氧化铪或它们的组合。介电层300和301具有相对高的介电常数，例如介电常数大于ild130的介电常数。在介电层300和301包含基于铝的电介质的一些实施例中，介电层300和301的介电常数大于约9。在介电层300和301包含基于锆的电介质、基于钇的电介质或基于铪的电介质的一些其它实施例中，介电层300和301的介电常数大于约25。

介电层300和301的高介电常数有助于介电层300至301实现与ild(之后形成的)的蚀刻选择性，ild也具有像ild130一样的低k介电材料。例如，在之后实施的蚀刻工艺中，介电层300和301以及低k介电材料应该具有显著不同的蚀刻速率。如果介电层300和301的蚀刻速率显着小于低k介电材料的蚀刻速率，则介电层300和301将用作有效蚀刻停止层。用作蚀刻停止层的介电层300和301的方面将在下面更详细地讨论。

介电层300和301也形成为每个均具有厚度310。在一些实施例中，厚度310大于0纳米(nm)但小于约70nm。在一些实施例中，厚度310在0.1nm和约7nm之间的范围内。该介电层300和301的厚度范围具体地调整为允许介电层300和301有效地用作蚀刻停止层，同时不会不必要地扩大半导体器件100的尺寸或干扰随后的制造步骤。

在一些实施例中，在介电层300和301的形成之后至少部分地去除自组装层200。例如，可以使用热工艺(例如，通过加热半导体器件100)，或通过等离子体处理，或通过施加化学物质(诸如包括水溶液或溶剂型溶液的湿化学物质)去除自组装层200的尾部基团230。在去除尾部基团230的实施例中，头部基团220仍保留在导电部件上，形成稳定相的覆盖层。在一些实施例中，尾部基团230不需要通过目标工艺特定地去除，但是它可以在一个或多个随后的工艺期间分解。

现在参照图5，实施沉积工艺350以在半导体器件100上方形成蚀刻停止层360。在一些实施例中，沉积工艺350可以包括cvd工艺、物理汽相沉积(pvd)工艺、ald工艺或它们的组合。蚀刻停止层360可以共形地形成在自组装层200的剩余部分上方以及介电层300和301的侧表面和上表面上方。在一些实施例中，蚀刻停止层360包括介电材料，例如，与介电层300和301的材料不同的介电材料。在一些实施例中，蚀刻停止层360用于诸如粘合、金属氧化防止、金属损坏防止和通用蚀刻性能保障的目的。

现在参照图6，实施沉积工艺400以在蚀刻停止层360上方形成另一ild430。沉积工艺400可以包括诸如cvd、pvd、ald或它们的组合的工艺。在一些实施例中，ild430可以包括低k介电材料，诸如sioch、teos、bpsg、fsg等。在一些实施例中，ild130和ild430具有相同的材料成分。

现在参照图7，实施蚀刻工艺450以在ild430中蚀刻开口470，开口470垂直延伸穿过ild430、蚀刻停止层360和自组装层200。蚀刻工艺450可以包括湿蚀刻工艺或干蚀刻工艺。由蚀刻工艺450形成的开口470之后将由导电材料层填充，例如以形成诸如通孔或金属线的导电部件。理想地，开口470应该与导电部件120对准，从而使得可以在导电部件120和形成在开口470中的导电部件之间建立良好的电连接。

然而，如在实际半导体制造中经常出现的情况，由于重叠控制问题，开口470和导电部件120之间的对准是不完美的。随着每个半导体技术节点的几何尺寸缩小，这个问题进一步恶化。因此，如图7所示，在开口470和导电部件120之间存在未对准，这表现为开口470“向右”移位，从而使得开口470现在位于ild130的部分之上。在传统的半导体器件中，由于蚀刻工艺450，这种未对准可能导致对ild130的位于开口470下方的部分的不期望的蚀刻。然后，当导电材料填充开口470时，ild130的过蚀刻部分将由导电材料填充。这可能导致半导体器件100内的诸如时间依赖性介电击穿(tddb)或泄漏的问题。

本发明通过在ild130上形成自对准介电层300和301克服了上述问题，自对准介电层300和301在本文中用作蚀刻停止层以防止由蚀刻工艺450引起的ild130的潜在过蚀刻。更详细地，如图7所示，蚀刻的开口470垂直延伸穿过ild430，但在介电层301处停止。这可以通过介电层301和ild430的介电材料之间的蚀刻选择性来实现。如上所述，介电层300至301和ild430的材料成分被配置为使得在蚀刻工艺450期间在它们之间存在显着的蚀刻选择性。在一些实施例中，ild430和介电层301之间的蚀刻选择性大于约7:1。也就是说，在蚀刻工艺450期间，ild430的蚀刻速率比介电层301的蚀刻速率的大至少7倍。因此，可以基本蚀刻穿过ild430而不显着影响介电层301，这使得介电层301在蚀刻工艺450期间用作蚀刻停止层(或保护层)。由于保留了介电层301，因此也保护了ild130的位于介电层301下面的部分免受蚀刻。

现在参照图8，实施沉积工艺500以在半导体器件100上方形成导电材料505。沉积工艺500可以包括诸如cvd、pvd、ald或它们的组合的工艺。在一些实施例中，沉积的导电材料505包括金属或金属合金，诸如铜、铝、钨、钛或它们的组合。沉积的导电材料505和ild430可以被认为是多层互连结构的互连层510的部分，互连层510位于互连层110之上。在一些实施例中，互连层110是mn(例如，金属-0)互连层，并且互连层510是mn+1(金属-1)互连层。

沉积的导电材料505的部分填充开口470以形成导电元件520，而沉积的导电材料505的另一部分用作互连层510的金属线530。在一些实施例中，导电元件520用作导电通孔，其电连接至下面的导电元件120。同样，由于介电层301在通孔开口的蚀刻期间用作蚀刻停止层，因此未蚀刻ild130的位于介电层301下面的部分。因此，即使导电部件120和520由于重叠移位而未对准，沉积工艺500也不会无意地在ild130中形成导电材料。在一些实施例中，可以实施诸如cmp工艺的平坦化工艺以平坦化金属线530的上表面。

注意，在该制造阶段，自组装层200的剩余部分仍设置在导电部件120的不位于导电部件520正下方的部分上。换句话说，在蚀刻工艺450期间蚀刻掉自组装层200的由通孔暴露的部分，但是自组装层200的捕获在导电部件120至122和蚀刻停止层360之间的部分不受蚀刻工艺450的影响，并且因此在半导体器件100的最终结构中仍可以检测到。自组装层200的存在是本申请的独特物理特性之一，并且可以指示已经实施本发明的上述步骤。

图9示出了本发明的可选实施例，其进一步改进了图8所示的实施例。为了一致性和清晰的目的，在图8和图9中出现的类似部件标记相同。在图9所示的实施例中，在ild130和介电层300之间形成额外的介电层550，并且在ild130和介电层301之间形成额外的介电层551。例如，在自组装层200的选择性形成(选择性地形成在导电部件120至122上，但不形成在ild130上)之后，实施沉积工艺以在ild130的上表面上形成介电层550至551。由于导电部件120至122的上表面上存在自组装层200，因此，层550至551没有形成在导电部件120至122的上表面上。例如，自组装层200可以“阻挡”介电层550至551的前体沉积在其上。因此，前体，并且进而整个介电层550至551形成在ild130上方但不形成在导电部件120至122上方。

类似于介电层300和301，可以通过诸如ald、cvd、旋涂工艺或化学镀工艺的工艺形成介电层550和551。介电层550和551可以包括含si、o、c的介电材料，或具有al、zr、y、hf或它们的组合的掺杂混合物。介电层550和551被配置为实现相对低的介电常数，例如介电常数低于介电层300至301的介电常数。在一些实施例中，介电层550和551的介电常数小于约6，例如在约4和6之间。在一些其它实施例中，介电层550和551的介电常数可以被配置为小于约4。

形成介电层550和551的一个原因是降低半导体器件100的总寄生电容。如上所述，介电层300和301具有相对高的介电常数(例如，大于约9的基于al的介电材料或大于约25的基于hf的介电材料)。这种高介电常数可以增加寄生电容，寄生电容与介电常数正相关。高寄生电容可能降低半导体器件100的性能，例如在其速度和/或功耗方面。

本发明通过实施介电层550和551减轻了高寄生电容问题。如上所述，介电层550和551具有相对低的介电常数。因此，介电层550和551对总寄生电容的贡献可以是最小的。此外，介电层550和551的存在有效地“提升”介电层300和301。虽然介电层300和301具有相对高的介电常数，但是它们距离ild130(以及距离与击穿电压相关的电场)的更大距离减小了介电层300和301对总寄生电容的影响或贡献。因此，总寄生电容降低。

在ild130的上表面上选择性地形成介电层550和551之后，分别在介电层550和551上形成介电层300和301。自组装层200仍防止介电材料形成在其上(例如通过阻挡前体沉积在其上)，并且因此介电层300至301分别形成在介电层550至551上，但不形成在导电部件120至122上。图9中的介电层551和301的配置同时实现了低寄生电容(由于介电层551的低介电常数)和与ild430的高蚀刻选择性(由于介电层301的高介电常数)。

如图9所示，介电层301和551具有组合厚度570。在一些实施例中，厚度570在约0纳米和约70纳米之间的范围内，例如在0.1nm和约15nm之间。在一些实施例中，介电层551的厚度也大于介电层301的厚度。这些厚度不是任意的，而是具体配置为实现足够低的总寄生电容而不影响介电层301的蚀刻停止功能。

在介电层300和301上方，以及导电部件120至122上方形成蚀刻停止层360。此后，以与上面结合图6至图8描述的类似的方式形成ild430，并且通过蚀刻工艺以在ild430中蚀刻开口并且随后用导电材料填充蚀刻的开口形成导电部件520。类似于上面参照图8讨论的实施例，至少介电层301将在开口的蚀刻期间用作蚀刻停止层，以保护位于下面的ild130免受蚀刻。介电层551也可以在蚀刻工艺450期间帮助保护下面的ild130，但是如上所述，介电层551与ild430的蚀刻选择性不是很高，并且因此介电层551的主要功能仍然是减小寄生电容，并且用作蚀刻停止层是介电层551的次要作用。

以上描述的先进的光刻工艺、方法和材料可以应用在许多应用中，包括鳍式场效应晶体管(finfet)。例如，鳍可以被图案化以在部件之间产生相对紧密的间距，为此上述的本发明是非常适合的。此外，用于形成finfet的鳍的间隔件(也被称为心轴)可根据以上本发明进行处理。

为了提供实例，图10中示出了示例性finfet器件结构800的立体图。finfet器件结构800包括两个示例性finfet晶体管815和825。在一些实施例中，finfet晶体管815可以是n型finfet并且finfet晶体管825可以是p型finfet。

finfet器件结构800包括衬底802。衬底802可以由硅、锗或其它半导体材料制成。finfet器件结构800也包括一个或多个鳍结构804(例如，si鳍)，一个或多个鳍结构804在z方向上从衬底802延伸并且在y方向上由间隔件805围绕。鳍结构804的每个在x方向上伸长并且包括半导体材料。可以通过使用诸如光刻和蚀刻工艺的合适工艺来形成鳍结构804。在一些实施例中，使用干蚀刻或等离子体工艺从衬底802蚀刻鳍结构804。鳍结构804也包括外延生长材料811，其可以(与鳍结构804的部分一起)用作finfet器件结构800的源极/漏极区域。

诸如浅沟槽隔离(sti)结构的隔离结构808形成为围绕鳍结构804。如图10所示，鳍结构804的下部由隔离结构808围绕，并且鳍结构804的上部从隔离结构808突出。隔离结构808防止电干扰或串扰。

finfet器件结构800还包括栅极堆叠结构，该栅极堆叠结构包括栅电极810和位于栅电极810下面的栅极介电层(未示出)。栅电极810可以包括多晶硅或金属。金属包括氮化钽(tan)、镍硅(nisi)、钴硅(cosi)、钼(mo)、铜(cu)、钨(w)、铝(al)、钴(co)、锆(zr)、铂(pt)或其它可适用材料。可以在后栅极工艺(或栅极替换工艺)中形成栅电极810。可以使用硬掩模层812和814来限定栅电极810。也可以在栅电极810的侧壁上以及硬掩模层812和814上方形成介电层816。介电层816的部分可以用作栅极间隔件。

栅极介电层(未示出)可以包括介电材料，诸如氧化硅、氮化硅、氮氧化硅、具有高介电常数(高k)的介电材料或它们的组合。高k介电材料的实例包括氧化铪、氧化锆、氧化铝、二氧化铪-氧化铝合金、氧化铪硅、氧氮化铪硅、氧化铪钽、氧化铪钛、氧化铪锆等或它们的组合。

应当理解，栅极堆叠结构可以包括附加层，诸如界面层、覆盖层、扩散/阻挡层或其它可适用层。

图11是根据本发明的各个方面的用于制造半导体器件的方法900的流程图。方法900包括提供包括第一导电部件和围绕导电部件的第一层间电介质(ild)的结构的步骤910。

方法900包括在第一导电部件上但不在第一ild上形成自组装层的步骤920。在一些实施例中，通过沉积包括头部基团和尾部基团的自组装层来形成自组装层。在一些实施例中，头部基团包括磷、硫或硅。在一些实施例中，尾部基团包括有机材料，有机材料可以包括碳链，诸如甲基。在一些实施例中，在之后的制造工艺中去除尾部基团，例如通过热工艺、通过等离子体处理或通过施加化学物质。在去除尾部基团的实施例中，头部基团仍作为覆盖层保留在导电部件上。

方法900包括在第一ild上方但不在第一导电部件上方形成第一介电层的步骤930。在一些实施例中，形成第一介电层的步骤930包括使用前体实施沉积工艺。在第一介电层的形成期间，自组装层防止前体形成在第一导电部件上。

方法900包括在第一导电部件上方和第一ild上方形成第二ild的步骤940。

方法900包括在第二ild中蚀刻开口的步骤950，其中，开口至少部分地与第一导电部件对准。第一介电层保护位于其下面的第一ild的部分免受蚀刻。在一些实施例中，蚀刻步骤950被配置为使得第二ild具有比第一介电层显著大的蚀刻速率。例如，第二ild的蚀刻速率比第一介电层的蚀刻速率的大至少7倍。

方法900包括用导电材料填充开口以在开口中形成第二导电部件的步骤960。

在一些实施例中，在第一介电层的形成之前，在第一ild上形成第二介电层。自组装层防止第二介电层形成在第一导电部件上，并且在第二介电层上形成第一介电层。在一些实施例中，第二介电层形成为具有比第一介电层低的介电常数。半导体的总寄生电容通过第二介电层的较低介电常数以及对第一介电层(具有较大介电常数)的“提升”(因为第一介电层形成在第二介电层上)而降低。在一些实施例中，第二介电层形成为具有比第一介电层更大的厚度。

应当理解，可以在上面讨论的步骤910至960之前、期间或之后实施额外的工艺步骤，以完成半导体器件的制造。例如，方法900可以包括在导电部件上方和第一ild上方形成蚀刻停止层的步骤。在蚀刻停止层上方形成第二ild。

例如，方法900可以包括在实施步骤910之前形成晶体管的源极/漏极区域和栅极结构，以及在实施步骤960之后形成额外的互连层、封装和测试。可以实施其它步骤，但是为了简单起见，此处不再详细讨论。

总之，本发明在互连层的导电元件(例如，接触件、通孔或金属线)上形成自组装层。自组装层具有头部基团，该头部基团对诸如金属的导电材料具有亲和力，但对介电材料不具有亲和力，并且因此自组装层不形成在围绕导电元件的ild上。此后，例如通过使用前体形成介电层的沉积工艺来形成介电层。自组装层阻止前体沉积在其上，从而使得介电材料形成在ild上但不形成在导电元件上。通过这种方式，形成的介电层与ild“自对准”。介电层的材料成分被配置为使得在之后实施的蚀刻工艺中在介电层和ild之间存在高蚀刻选择性(例如，蚀刻ild比蚀刻介电层显著更快)。在一些实施例中，在ild上形成至少两个介电层的堆叠件，其中，位于堆叠件的底部的介电层可以具有比位于堆叠顶部的介电层低的介电常数。

基于以上讨论，可以看出，本发明提供超越传统器件及其制造的优势。然而，应当理解，其它实施例可以提供额外的优势，并且不是所有的优势都必须在此处公开，并且没有特定的优势对所有实施例都是需要的。

一个优势是本发明减轻了由重叠移位引起的问题。例如，可以在形成在介电层之上的另一ild中蚀刻通孔，其中，通孔理想地应该与导电元件对准。然而，由于重叠移位，通孔和导电元件可能未对准。如果没有实现选择性形成介电层，则这种未对准将导致ild的位于通孔下面的部分被无意地蚀刻。这可能导致可靠性和/或性能问题，诸如击穿电压、时间依赖性介电击穿(tddb)或泄漏。这里，由于其位置和对ild的高蚀刻选择性，介电层用作自对准蚀刻停止层。因此，介电层保护下面的ild的部分在通孔蚀刻工艺中免受不期望地蚀刻，这进而改进了本文的半导体器件的可靠性和/或性能。

另一优势与在ild上形成介电层的堆叠件的实施例相关。堆叠件中的底介电层具有低介电常数，其对总寄生电容的贡献较小。堆叠件中的上介电层可以具有高介电常数，但是它对总寄生电容的贡献也被最小化，因为它被下介电层“提升”，这意味着它更远离与击穿电压相关的电场。总寄生电容的减小也改进了半导体器件的性能。其它优势包括与现有制造工艺流程的兼容性等。

本发明的一个方面涉及制造半导体器件的方法。该方法包括：提供包括第一导电部件和围绕第一导电部件的第一层间电介质(ild)的结构；在第一导电部件上选择性地形成自组装层；在第一ild上方选择性地形成第一介电层；在第一导电部件上方和第一ild上方形成第二ild；在第二ild中蚀刻开口，其中，开口至少部分地与第一导电部件对准，其中，第一介电层保护位于其下面的第一ild的部分免受蚀刻；以及用导电材料填充开口，以在开口中形成第二导电部件。

本发明的一个方面涉及半导体器件。该半导体器件包括：第一导电部件；围绕第一导电部件的第一层间电介质(ild)；第一介电层，设置在第一ild上方，其中，第一介电层具有比第一ild大的介电常数；以及第二导电部件，设置在第一导电部件上方并且至少部分地与第一导电部件对准，其中，第一介电层的至少部分设置在第一ild和第二导电部件之间。

本发明的另一方面涉及半导体器件。该半导体器件包括：第一金属元件；围绕第一金属元件的第一层间电介质(ild)；第一介电层，设置在第一ild上方但不设置在第一金属元件上方；第二介电层，设置在第一介电层上方，其中，第二介电层具有比第一介电层大的介电常数；第二ild，设置在第二介电层上方，其中，在第二ild和第二介电层之间存在蚀刻选择性；以及第二金属元件，垂直延伸穿过第二ild，其中，第二金属元件至少部分地与第一金属元件对准并且电连接至第一金属元件，并且其中，第一介电层的部分或第二介电层的部分层设置在第二金属元件和第一ild之间。

根据本发明的实施例，提供了一种形成半导体器件的方法，包括：提供包括第一导电部件和围绕所述第一导电部件的第一层间电介质(ild)的结构；在所述第一导电部件上选择性地形成自组装层；在所述第一层间电介质上方选择性地形成第一介电层；在所述第一导电部件上方和所述第一层间电介质上方形成第二层间电介质；在所述第二层间电介质中蚀刻开口，其中，所述开口至少部分地与所述第一导电部件对准，其中，所述第一介电层保护位于其下面的所述第一层间电介质的部分免受蚀刻；以及用导电材料填充所述开口，以在所述开口中形成第二导电部件。

根据本发明的实施例，形成所述第一介电层包括使用前体实施沉积工艺，并且其中，在所述第一介电层的形成期间，所述自组装层防止所述前体形成在所述第一导电部件上。

根据本发明的实施例，形成所述自组装层包括沉积所述自组装层，所述自组装层包括头部基团和尾部基团，其中，所述头部基团包括磷、硫或硅，并且其中，所述尾部基团包括有机材料。

根据本发明的实施例，还包括：通过热处理、通过等离子体处理或通过施加化学物质来去除尾部基团。

根据本发明的实施例，所述蚀刻被配置为使得所述第二层间电介质具有比所述第一介电层显著大的蚀刻速率。

根据本发明的实施例，还包括：在所述第一导电部件上方和所述第一层间电介质上方形成蚀刻停止层，其中，所述第二层间电介质形成在所述蚀刻停止层上方。

根据本发明的实施例，还包括：在所述第一介电层的形成之前，在所述第一层间电介质上形成第二介电层，其中，所述自组装层防止所述第二介电层形成在所述第一导电部件上，并且其中，所述第一介电层形成在所述第二介电层上。

根据本发明的实施例，形成所述第二介电层包括形成具有比所述第一介电层低的介电常数的所述第二介电层。

根据本发明的实施例，形成所述第二介电层包括形成具有比所述第一介电层更大厚度的所述第二介电层。

根据本发明的实施例，提供了一种半导体器件，包括：第一导电部件；第一层间电介质(ild)，围绕所述第一导电部件；第一介电层，设置在所述第一层间电介质上方，其中，所述第一介电层具有比所述第一层间电介质大的介电常数；以及第二导电部件，设置在所述第一导电部件上方并且至少部分地与所述第一导电部件对准，其中，所述第一介电层的至少部分设置在所述第一层间电介质和所述第二导电部件之间。

根据本发明的实施例，还包括：第二介电层，设置在所述第一介电层和所述第一层间电介质之间。

根据本发明的实施例，所述第二介电层具有比所述第一介电层低的介电常数。

根据本发明的实施例，还包括，围绕所述第二导电部件的第二层间电介质，并且其中，所述第一介电层具有比所述第二层间电介质低的蚀刻速率。

根据本发明的实施例，还包括：蚀刻停止层，设置在所述第一介电层和所述第二层间电介质之间。

根据本发明的实施例，还包括：设置在所述第一导电部件和所述蚀刻停止层之间，但不设置在所述第一导电部件和所述第二导电部件之间的自组装层的至少部分。

根据本发明的实施例，所述第一导电部件包括多层互连结构的第一互连层的通孔或金属线；以及所述第二导电部件包括所述多层互连结构的第二互连层的通孔或金属线，所述第二互连层位于所述第一互连层之上。

根据本发明的实施例，还包括：自组装层，设置在所述第一导电部件的至少部分上方，其中，所述自组装层包括与金属材料具有亲和力但不与介电材料具有亲和力的头部基团。

根据本发明的实施例，所述头部基团包括磷、硫或硅。

根据本发明的实施例，提供了一种半导体器件，包括：第一金属元件；第一层间电介质(ild)，围绕所述第一金属元件；第一介电层，设置在所述第一层间电介质上方但不设置在所述第一金属元件上方；第二介电层，设置在所述第一介电层上方，其中，所述第二介电层具有比所述第一介电层大的介电常数；第二层间电介质，设置在所述第二介电层上方，其中，在所述第二层间电介质和所述第二介电层之间存在蚀刻选择性；以及第二金属元件，垂直延伸穿过所述第二层间电介质，其中，所述第二金属元件至少部分地与所述第一金属元件对准并且电连接至所述第一金属元件，并且其中，所述第一介电层的部分或所述第二介电层的部分层设置在所述第二金属元件和所述第一层间电介质之间。

根据本发明的实施例，所述第二金属元件设置在所述第一金属元件的上表面的第一部分上，并且其中，所述半导体器件还包括自组装层，所述自组装层设置在所述第一金属元件的上表面的与所述第一部分不同的第二部分上方。

上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应当理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。