在双极型器件中减少堆垛层错成核点和减小v的制作方法

专利名称：在双极型器件中减少堆垛层错成核点和减小v的制作方法
技术领域：
本发明涉及提高电子器件(具体地说功率电子器件)中使用的半导体材料的质量和所需的特性。具体地，本发明涉及使碳化硅中的晶体缺陷最小化的改进方法以及所获得的改进结构和器件。本发明涉及在共同未决的且共同受让的美国专利申请公开No.20030080842中公开并请求保护的主题。
背景技术：
碳化硅碳化硅(SiC)在过去的二十年来一直作为适当的可供选择的半导体材料，这种半导体材料相对于硅和砷化镓具有许多优点。具体地，碳化硅具有较宽的带隙、高击穿电场、高导热性、高饱和电子漂移速率，并且在物理上非常稳健。具体地，碳化硅具有非常高的熔点并且是在世界上公知的最硬的材料之一。
然而，由于其物理特性，碳化硅也是相对难以生产。因为碳化硅以多种多型体生长，因此难以生长成较大的单晶。生长碳化硅所需的高温也使得对杂质水平(包括掺杂)的控制相对困难，同样由此为薄膜(例如外延层)生产带来难题。由于其硬度的缘故，对半导体晶片进行切片和抛光的传统步骤难以用于碳化硅。类似地，其耐化学侵蚀的能力也使得它难以以常规的方式进行蚀刻。
具体地，碳化硅可以形成达150种以上的多型体，其中许多类型的热力学差异较小。结果，在碳化硅中生长单晶衬底和高质量外延层仍然是一项困难的任务。
然而，基于在这个特殊领域中的大量研究和发现，包括由本发明受让人实施的研究和发现，在碳化硅的生长和将其制造成有用器件的方面已经取得许多进展。因此，目前可以购买到结合有碳化硅以生产蓝和绿光发光二极管的商用器件，作为用于其它有用的半导体比如第III组氮化物、用于高功率射频(RF)和微波应用和用于其它高功率、高压应用的衬底。
由于碳化硅技术的成功已经增加了某些基于SiC的器件的可用性，那些器件的某些方面已经变得更加清楚。具体地，已经认识到基于碳化硅的双极型器件的正向电压(也称为“正向偏压”)在那些器件的操作中趋于显著增加。由于许多原因，在半导体器件中的这种功能性问题通常是由形成这些器件的材料的晶体结构中的缺陷造成的。
结晶缺陷最基本地，结构上的结晶缺陷分为四类点缺陷、线缺陷、面缺陷和三维缺陷。点缺陷包括空位，线缺陷包括位错。平面缺陷包括堆垛层错，而三维缺陷包括多型体夹杂物。
位错是一种类型的结构瑕疵，在整个晶体中位错在多个单元长度上延伸。位错的更准确描述将它们分为螺型和刃型位错。本领域普通技术人员了解，在实际晶体中对称路径从原子到原子(或从离子到离子)，并返回到其自身，这被称为Burgers(伯格斯)回路。如果在以该结构作为代表的晶格中的相同路径并未返回其自身，因此开始和结束不在同一个原子上，则Burgers回路包围一个或多个位错。在晶格中实现封闭回路的矢量被称为Burgers矢量，并且可测量位错的幅值和方向。
如果Burgers矢量平行于定位位错的线，则该缺陷被称为螺型位错。可替换地，如果Burgers矢量垂直于该位错，则它被称为刃型位错。最简单方式的刃型位错是“在以多少有点类似于半插入到甲板中的附加卡的方式”在两个垂直面之间交错的原子或离子的不完整的平面。在位错线的一侧上，这些平面分离以形成用于额外层的空间，在另一侧上这些平面由于缺乏层而压缩。
螺型位错不一定是不利的，实际上它对于晶面的生长特别重要。螺型位错总是呈现一个高为一个或几个原子的边缘。在这个边缘上，晶体的继续生长相对较容易。然而，位错允许在晶体中相对较容易地发生塑性流动。在有限的区域中，通过位错产生的位错线可能几乎是直线。包含Burgers矢量和位错线段的任何平面被称为“滑移面”。刃型位错相对容易移动通过晶体，因为在滑移面中的运动仅包含结构元件的轻微移位。换句话说，滑移面提供了可以重新组织晶体的低能量中间态。
碳化硅中的缺陷在碳化硅功率器件中，在器件的操作提供了晶体重新组织所需要的相对较小量的能量时，这种相对较低能量中间态的可用性促进了缺陷继续生长。
商用质量的SiC晶片和外延层包括螺型和刃型位错。通过在晶体内的对准可以对这些位错进一步分组。沿着c轴传播的那些位错被称为螺旋位错，而位于c平面内的位错被称为基本面(基础平面)位错。一般地，在SiC中，在能量方面有利的是，基本面位错优选通过如下式所描述的机理分解为部分位错1/3<1120>→1/3<1010>+1/3<0110> 公式1上文的分解反应描述了将基本面位错分解为两个Shockley部分位错。在上述分解过程中产生的线缺陷将限制平面堆垛层错缺陷。实际上，部分位错将限制堆垛层错的整个周边，除非堆垛层错到达自由表面。在双极型器件中这些堆垛层错在电学上是活性的，并且在正向操作中，电子-空穴等离子体在堆垛层错的附近将被减少。所减少的等离子体密度将增加器件的正向电压。更复杂的是，通过位错增强的位错滑移，堆垛层错在器件的正向操作中可以继续膨胀。此行为对器件利用实质上是一种阻碍，因为它在器件中会造成操作过程中可能不可预测地变化的功能特性。
换句话说，通过碳化硅双极型器件的电流的应用易于启动或传播(或启动并传播)晶体结构的变化。如上文所述，许多SiC多型体在热力学方面非常近似，并且很可能会固态相变。在堆垛层错大规模发展时，它们易于使成正向电压以不理想的方式增加，这阻碍了器件在许多应用中根据要求或根据需要精确地操作。
在一些惯例，位错密度通过材料每立方厘米具有的位错长度的厘米数描述，因此以每平方厘米的位错密度的单位(cm-2)表述。在另一些惯例中(以及如在此所使用的)，用于SiC外延层生长的4H-SiC衬底的偏轴取向以及用于检测位错的普通蚀刻技术，可使得更便于使用蚀刻凹坑密度(也以cm-2为单位)来描述SiC中的位错密度。因此本领域普通技术人员会认识到，对于以cm/cm3表示的给定的位错密度，在根据衬底的偏轴角度和典型的位错结构以凹坑/cm2表示时，可能得到非常不同的位错凹坑密度。因此，虽然两个数字具有相同的最终单位(cm-2)，它们不必表示相同的实际位错密度。为了清楚并保持一致，在本说明书中，位错密度仅被描述为在8°偏轴(0001)取向的衬底的所制备的硅表面的被蚀刻外延表面上形成的特定凹坑的密度。
如同在此所使用的惯例，当前的商业上可用的4H-SiC衬底具有大约1E3至1E5(103-105)位错/cm2。这包括螺旋螺型和刃型位错、微管和基本面位错。附图1是显示各种普通类型的位错凹坑(在详细描述部分中将阐述其具体特征)的KOH蚀刻的外延层表面的显微照片。所有类型的位错可能影响器件性能，但尤其基本面位错预示着导致Vf漂移的堆垛层错的有利成核点。
反过来，衬底中的缺陷通常在这种衬底上所生长的外延层中被复制，因此使衬底晶体质量成为所获得器件的质量和性能的重要因素。
常规的衬底制备和外延层生长实践将十分有效地使基本面位错的密度从在衬底中的1E3-1E4cm-2降低到在外延层中的大约400cm-2。这种位错密度的降低通过在衬底制备和外延层生长操作两者中的变化实现。
因为SiC是非常硬的材料，因此制备典型的衬底要求十分侵袭性的锯切、研磨和抛光操作。所有这些步骤都产生了包括许多位错(包括基本面位错)的表面下损伤。实际中为清除这种损伤区域，在晶片成形以清除表面下损伤之后，运用不太侵袭性的最终制备过程比如化学机械抛光(CMP)或干蚀刻。然而，本发明在此注意到在许多情况下表面下损伤传播超过利用这种常规的最终表面制备所清除的深度达几微米。具体地，并且不希望受到任何特别的理论的约束，在此假设(但还没有证实)来自锯切操作的损伤是其余损伤的主要原因。
因此，对基于SiC的双极型器件的结构和操作的继续改进将要求在下面的衬底及其晶体结构的继续改进。

发明内容
本发明是一种制备衬底的方法，该衬底在基于碳化硅双极型器件中用于减少堆垛层错成核并减小正向电压(Vf)漂移。这种方法包括如下的步骤在碳化硅衬底的表面上实施第一非选择性蚀刻以清除表面和表面下损伤；此后在相同表面上实施选择性蚀刻以足够形成基本面位错与晶片表面的交叉部分，并且此后趋于作为螺旋缺陷传播进外延层，同时避免形成β型(3C)夹杂物和胡萝卜型缺陷；在被选择性蚀刻的衬底表面上生长外延层，直至其厚度大于在被选择性蚀刻的表面中的典型螺旋蚀刻凹坑深度的深度，由此在衬底之上提供了具有足够支持附加抛光和蚀刻步骤的厚度的外延层；抛光掉足够多部分的外延层以清除包含被蚀刻的凹坑在内的材料，由此提供了具有比所述被选择性蚀刻的衬底的表面更少的被蚀刻凹坑的表面；以及对所述外延层充分进行第二非选择性蚀刻，以便清除由所述对外延层抛光的步骤所导致的表面下损伤，但所述第二非选择性蚀刻不到达下面的衬底，由此减小表面下缺陷的数量，在所述衬底和被抛光的外延层上形成的器件中，这些表面下缺陷在正向电压下能够传播堆垛层错。
基于下文结合附图进行的详细描述将会更加清楚本发明的前述和其它目的和优点以及实施本发明的方式。


附图1所示为以熔化的KOH蚀刻之后的SiC衬底的表面的照片。
附图2所示为在SiC表面上的胡萝卜型缺陷的照片。
附图3所示为以熔化的KOH蚀刻之后的相同的胡萝卜型缺陷的照片。
附图4所示为从在外延层生长过程中形成的Si微滴中已经蚀刻的SiC表面的照片。
附图5所示为在基本面缺陷的传播上KOH蚀刻的影响的示意性附图。
附图6所示为基本面位错密度与表面制备技术的曲线图。
具体实施例方式
本发明是一种制备在基于碳化硅双极型器件中用于减少堆垛层错成核和降低正向电压(Vf)漂移的衬底的方法。
在第一实施例中，该方法最初包括在碳化硅衬底表面上实施非选择性蚀刻，优选干蚀刻，最为优选的是活性离子蚀刻(RIE)，以清除通常由非常硬的SiC材料的锯切和研磨造成的表面和表面下损伤。正如熟悉电子器件制造的人员所熟知，非选择性蚀刻以均等的速率清除了所有的材料。相比其它的材料，选择性蚀刻更快地清除特定的材料-例如损坏的n型、p型材料。示例性的(但非限制性的)碳化硅的干蚀刻技术阐述在美国专利US4,865,685和它的姊妹专利US4,981,551中。其它的技术和执行在此所描述的选择性和非选择性蚀刻的化学反应是本领域普遍公知的，除了仅仅说明本发明的实施例以外，在此不再详细描述。
术语“衬底”在此被广义地使用以足够包括体型单晶体(通常从晶块中切割下)以及能够包括一个或多个外延层的器件前体结构，但它基本上(但不必专门地)用作在其上形成的器件的物理和电子支撑类似地，术语“干蚀刻”和“湿蚀刻”通常被用于指活性离子或等离子体蚀刻(干蚀刻)或者在熔融盐或其它的溶液中蚀刻(湿蚀刻)。
在优选的实施例中，开始实施非选择性蚀刻直到大约5微米的深度。通过比较，标准的蚀刻仅仅清除大约1微米的材料，因为更广泛的RIE蚀刻可能易于在晶片上形成大量的自掩蔽缺陷和凹坑。
在非选择性蚀刻之后，该方法包括在相同的表面上充分实施选择性的蚀刻以暴露基本面位错的蚀刻凹坑，同时避免在随后的外延层生长过程中形成β型(即3C多型体)夹杂物和胡萝卜型缺陷。在优选的实施例中，以熔融盐实施选择性的蚀刻，该熔融的氢氧化钾(KOH(l))是一种这样优选的盐。本领域普通技术人员一般十分了解熔融盐蚀刻的特点，因此在此不再详细描述。在某些十分简单的术语中，选择性的蚀刻与晶体生长在功能上相反，即以晶体趋于以不同的结构特征差异地生长的相同方式，蚀刻趋于以不同的结构特征差异地清除材料，因此突显了这些结构特征。
通常在大约450℃摄氏度的温度下实施氢氧化钾蚀刻大约20和45分钟之间的时间。在建立时间和温度的过程中，不充分的KOH蚀刻将不会充分地暴露基本面位错。可替换地，过多的KOH蚀刻将在随后的蚀刻的表面上的外延层生长过程中产生3C(β型)多型体夹杂物和胡萝卜型缺陷。在大多数的情况下，大约450℃的温度保持蚀刻具有适当的选择性。更高温度的蚀刻趋于变成非选择性的，并且产生不希望的最终更宽的凹坑组。例如，作为一个经验上限，600℃太高，而蚀刻剂的熔点表示功能下限。
在延长的干蚀刻趋于进一步降低在后来生长在衬底上的外延层上的基本面位错密度之后，执行对衬底的适度KOH蚀刻。这种改进有助于在基本面位错与衬底表面交叉的中间区中在形态(蚀刻凹坑)上的不同生长机理。KOH蚀刻形成了从位错立即下降的基本面。当外延层在这个表面上持续生长时，基本面位错有更多的机会重新取向到螺旋位错，由此降低了总的位错长度，并且也降低了晶体的自由能。
换句话说，选择性蚀刻有助于产生这样的形态，该形态促使以基本面位错出现并终止或者作为螺旋位错随后传播(进入外延层)的位错。反过来，螺旋位错易于在最终的器件的操作过程中保持不受正向电压的影响(或者至少受到的影响小得多)。
在非选择性和选择性蚀刻之后，该方法接着包括在被选择性蚀刻的衬底的表面上生长优选(但不必是)n型导电型的半牺牲外延层，直到其厚度比在所述被选择性蚀刻的表面上典型的螺旋位错的蚀刻的凹坑深度的厚度(它通常比基础蚀刻凹坑更深)大得多(例如至少大大约50％)，由此在衬底之上提供具有足够支持进一步抛光和蚀刻步骤的厚度的外延层。一旦半牺牲层足够支持随后的步骤，则进一步的厚度不会带来特别的优点，过厚的层除了由于其自身原因需要清除更多的材料之外没有其它作用。在优选的实施例中，半牺牲外延层大约是30-50微米(μ)厚以提供至少大约15μ用于抛光清除，大约5μ用于额外的RIE清除(这些步骤在下文紧接着描述)，大约10μ的剩余材料作为所需的外延层表面。
一般地(但不是必须地)，衬底是n型，因为n型衬底在基于碳化硅器件中提供了大量的优点，并且将具有大约1E18-1E19(1×1018-1×1019载流子/cm3)的活性载流子浓度。与该衬底相比较，外延层的载流子浓度根据其目的选择(或者限定)。“导电”层通常具有1E18-19的载流子浓度。“阻挡”层通常具有小于1E16的载流子浓度。“活性”层具有在这些参数内的载流子浓度，取决于最终器件的目的或结构。因此，虽然术语比如n、n+和n-都可用于描述衬底和外延层两者，但是这种术语应该被理解为示例性的而不是限制性的。
在接下来的步骤中，本发明的方法包括将半牺牲外延层的足够多的部分(通常是大约15μ)抛光掉以清除包含被蚀刻凹坑的材料，由此提供比原始衬底的表面具有更少凹坑的表面。在优选的实施例中，化学地或者机械地或者两者同时地实施抛光，这个步骤在本技术领域一般容易被理解。
在最后的制备步骤中，本发明的方法此后包括对半牺牲外延层的第二非选择性蚀刻(RIE通常是优选的)，以便清除由抛光的步骤导致的表面下损伤，但该蚀刻不到达下面的衬底，由此减少在衬底上所形成的器件中在正向电压下能够传播堆垛层错的表面下缺陷的数量。在优选实施例中，第二非选择性蚀刻被用于从半牺牲层中清除大约5μ。
因为本发明的方法提供了用于外延层生长的优良表面，因此该方法进一步包括如下步骤来形成双极型器件通过在外延层的被抛光且蚀刻的表面之上形成n型外延层，以及在外延层的被抛光和蚀刻的表面之上形成p型外延层，在n型和p型外延层之间有p-n结。如在此所使用的，术语在一个层“之上”包括将一层直接形成在另一层上，或者在一个或多个中间层上，只要中间层不干涉所感兴趣的层。所包括的这种中间层可以用于各种结构或者功能目的，包括在器件或器件前体中提供适当的缓冲区和过渡层，但这些缓冲区和过渡层不影响所需的双极型器件的基本设计。这样，有利的是将本发明并入到受到Vf漂移或者类似于Vf漂移(比如重新组合增强的位错滑移)的性能降低的任何半导体器件中。
在优选的实施例中，制备双极型器件包括如下的步骤蚀刻n型碳化硅衬底，在被选择性地蚀刻的衬底的表面上生长、抛光和蚀刻半牺牲n+外延层，在被抛光并蚀刻的n+外延层之上生长n型外延层，以及在n型外延层之上生长p型外延层，在n型和p型外延层之间有p-n结。
形成有器件的碳化硅衬底通常通过如下的步骤由更大的晶体(或者晶块)形成从碳化硅晶块中锯下碳化硅衬底晶片，此后在衬底晶片上实施非选择性蚀刻。在大多数情况下，在实施本发明的方法的第一各向同性(非选择性)蚀刻之前，锯下的衬底晶片被研磨、抛光、蚀刻(通常RIE)和清洁(以酸或者溶剂)。术语“研磨”以它的一般意义使用，即，表示使用反向旋转的研磨机和磨粉(例如金刚石)浆使晶片表面平整的步骤。研磨有助于使晶片表面平行并减小机械缺陷比如锯齿标记。类似地，抛光蚀刻和清洁步骤在本发明的步骤之前常规地实施。
与更常规的技术相比，本发明有利地减小了在外延层中的基本面位错的密度至少达两个数量级倍。在前文参考的出版物No.20030080842中讨论了这种基本面位错密度的降低以及被确定为将活性器件区域与衬底和表面缺陷隔离的措施，代表了商业化SiC双极型器件的主要步骤。
本发明的进一步的方面可以参考附图理解。
附图1为以氢氧化钾(KOH)蚀刻的并暴露出许多普通类型的位错凹坑的碳化硅外延层的表面的显微照片。如在本文其它地方所阐述，许多类型的位错可能影响器件性能，但基本面位错尤其暗示在正向偏压下造成不希望的漂移的堆垛层错的普通成核点。在附图1中，几个(但不必是全部的)基本面位错蚀刻凹坑以10表示。微管以11表示，螺旋螺型位错以12表示，螺旋刃型位错以13表示。基本面位错蚀刻凹坑通过具有通常带有一个刻面的边缘的普通椭圆形状来部分地识别，凹坑的最深的部分在距刻面的边缘最近处可见。微管11通过其通常更大的尺寸以及其碳化硅晶体填充结构的六边形几何特性识别。螺旋螺型位错以在凹坑的中心或其附近的最深部分识别。因为所拍照的表面相对于基本面具有8°偏轴取向，在附图1中的蚀刻凹坑底部出现轻微的偏轴。
附图2所示为在碳化硅外延层的表面上的胡萝卜型缺陷14(通过它的特征形状识别，因这个特征形状而得出它的名字)。附图3所示为附图2的表面的照片，之后氢氧化钾蚀刻并显示其中蚀刻限定了胡萝卜型缺陷以及基本面位错、螺旋螺型和螺旋刃型位错的方式。
附图3显示了与附图2相同的表面，但是在此所使用并描述的类型的KOH蚀刻已经形成了(对应于胡萝卜型缺陷以及对应于基本面和螺旋螺型和螺旋刃型位错的)凹坑之后。
附图4所示为在外延层生长的过程中在硅滴蚀刻碳化硅表面时在碳化硅外延层的表面上的多个被蚀刻的部分15。
附图5所示为其中选择性蚀刻有利地影响基本面缺陷传播成为螺旋位错的方式。在附图5中，衬底19的表面以20表示，基本面以21表示，并且为了其它的有利的生长目的相对衬底表面20偏轴(在优选实施例中8°)。在晶体中的单层原子以23表示。在外延层生长中，以箭头24表示的“吸附原子”(来自形成用于生长晶体的气源的那些原子)在衬底表面20上扩散并添加到位于晶体表面上可用的点上。因为晶体是8°偏轴取向，因此从右到左移动的原子比从左到右移动的原子更加容易且频繁地添加到晶体。
在衬底19被蚀刻并且基本面位错形成蚀刻凹坑(以25表示)时，所得的形态促成了在吸附原子从右到左移动时使它们更趋于扩散以便增加到晶体，并促成了如果它们从左到右移动时使它们更不容易增加到晶体。最终的生长有利于螺旋结构，但不利于平面缺陷，如前文所述，在给所形成的器件施加偏压时这种螺旋结构具有更小的负面影响或没有负面影响。
附图6表示从基本面位错减小工作中得到的特征数据，以及在对数Y-轴相对于沿着X-轴的三英寸晶片的渐近制备技术的基本面位错密度(如前文以凹坑-cm-2所描述)。如在此所描述，典型的衬底包括大约103-105cm-2位错，这之后生长外延层减少了该密度大约一个数量级(减小到大约102-103cm-2)。使用RIE或者熔融KOH蚀刻(但不是使用两者)，密度可以减小大约另一数量级(在附图6中大约40-50cm-2)，但RIE或KOH相对彼此都没有显示更大的改善。然而，使用本发明，位错密度可以减小另一数量级，即对于在附图6中给出的数据，减小到大约4-5cm-2。
为了进一步利用在衬底中的缺陷减少，后面的(例如器件)外延层的生长条件可以最佳化以增强基本面位错成为螺旋位错的可能性。这主要涉及调节预蚀刻、开始生长速率和化学计量以产生易于位错转向的环境。
最后，在外延层生长的过程中产生位错环也是可能的。这些环可能包含其中位错具有基本特征的部分，并且这些环形段可以分解成Shockley部分并产生堆垛层错。外延层生长条件必须被应用以便不形成环形。实际上这意味着维持足够的吸附原子表面迁移率(通过足够的温度和化学计量)，以便在附加的淀积层适当地锁定先前淀积的材料之前有足够的时间将碰撞材料适当地容纳进晶体中。
本发明重点在于在历史上在SiC外延层生长技术中还没有很好地解决的位错类型的特性。延长的蚀刻实质上不同于常规的操作实践。在外延层生长之前KOH蚀刻或者选择性蚀刻衬底是非常罕见的。生长速率的斜坡变化也是非常特别的，因为掺杂和晶体质量控制在该生长速率斜坡变化中有问题。然而，作为限制问题的技术，这些不寻常的步骤提供了急剧减小Vf漂移的机会。除了Vf漂移之外，这些步骤对器件特性的影响仍然有待评估。
通过延长干蚀刻来清除损伤材料，可以通过许多其它的方法实现。溅射、离子铣削、湿蚀刻和CMP都是一些常规的替换手段。此外，在晶片成形和抛光处理中的精整可以减小或消除对表面下损伤清除的需要。
选择性的KOH蚀刻也可以通过另一蚀刻技术替换或者可以并入到最终表面制备步骤中或者并入到原位预外延层生长处理中。
这种方法对于受到Vf漂移或者类似于Vf漂移的性能降低(比如重新组合增强的位错滑移)的任何半导体器件的生产都有价值。
单独而言，在此所指的技术在本领域中一般都是十分熟悉的并且十分容易理解，并且不需要过度试验就可以实施。优选用作开始结构的类型的单晶体碳化硅晶片可以从Cree，Inc.4600 Silicon Drive，Durham，North Carolina 27706购买到。使用比如在美国专利US4,912,063；4,912,064；5,679,153和6,297,522中所描述的技术可以实施碳化硅外延层的生长。碳化硅的干蚀刻和电解蚀刻描述在美国专利US6,034,001；5,571,374；5,227,034；4,981,551和4,865,685中。作为识别并表征半导体表面的蚀刻剂的熔融氢氧化钾的使用十分容易理解，并且包括以ASTM标准表示的情形(例如ASTM F1404.92)。衬底晶片的切割、机械抛光和研磨也都全部是本领域的常规技术。
在附图和说明书中，已经阐述了本发明的优选实施例，虽然已经使用了特定的术语，但是它们仅仅一般意义地使用，而不是用于限制的目的，本发明的范围以权利要求界定。
权利要求
1.一种制备衬底和外延层的方法，用于在基于碳化硅的双极型器件中减小堆垛层错成核并减小正向电压(Vf)漂移，该方法包括如下的步骤通过非选择性蚀刻来蚀刻碳化硅衬底的表面以清除表面和表面下损伤；此后通过选择性蚀刻来蚀刻相同的表面，由此至少从所述衬底上的任何基本面位错形成由蚀刻产生的结构，在随后外延层在所述衬底表面上的生长过程中，所述基本面位错此后倾向于终止或者作为螺旋位错传播；以及此后在被二次蚀刻的表面上生长碳化硅的第一外延层。
2.根据权利要求1所述的方法，其中包括以活性离子蚀刻作为所述非选择性蚀刻来蚀刻所述表面。
3.根据权利要求1所述的方法，其中包括以化学机械抛光步骤蚀刻所述表面。
4.根据权利要求1所述的方法，其中包括以熔融盐作为所述选择性蚀刻来蚀刻所述表面。
5.根据权利要求1所述的方法，其中包括在被二次蚀刻的表面上生长导电外延层。
6.根据权利要求5所述的方法，其中包括在被二次蚀刻的表面上生长n型外延层。
7.根据权利要求1所述的方法，其中包括在第一导电外延层之上生长具有与第一导电型外延层相反导电类型的第二导电外延层。
8.根据权利要求1所述的方法，其中所述生长第一外延层的步骤包括在所述被选择性蚀刻的表面上形成半牺牲外延层，以便促进所述被蚀刻的基本面缺陷在随后的生长过程中再取向成螺旋缺陷；并在形成所述第一外延层的步骤之前进一步包括如下步骤对所述被蚀刻的半牺牲外延层进行抛光，以减小蚀刻凹坑；以及对所述被抛光的半牺牲外延层进行蚀刻，以便清除由所述抛光外延层的步骤导致的表面下损伤，但该蚀刻不到达下面的衬底，由此减少表面下缺陷的数量，在衬底和抛光的外延层上形成的器件中这些表面下缺陷在正向电压下能够传播堆垛层错。
9.根据权利要求8所述的方法，其中包括通过化学汽相淀积形成所述半牺牲层。
10.根据权利要求8所述的方法，其中包括使用化学机械过程对所述被蚀刻的半牺牲外延层进行抛光。
11.根据权利要求8所述的方法，其中包括使用干蚀刻来蚀刻所述被抛光的半牺牲外延层。
12.根据权利要求11所述的方法，其中包括使用活性离子蚀刻来蚀刻所述被抛光的半牺牲外延层。
13.根据权利要求1所述的方法，其中在非选择性蚀刻步骤之前进一步包括如下步骤从单晶块锯下所述衬底；研磨所述被锯下的衬底；对所述被研磨的衬底进行抛光；和清洁所述被抛光的衬底。
14.根据权利要求1所述的方法，其中所述生长第一外延层的步骤包括在被选择性蚀刻的衬底表面上生长导电型外延层，直至其厚度大于在所述被选择性蚀刻的表面中的典型螺旋位错蚀刻凹坑深度，由此在衬底上提供具有足以支持附加的抛光和蚀刻步骤的厚度的外延层；以及此后抛光掉足够部分的导电外延层以清除包含所述被蚀刻的凹坑的材料，由此提供与所述被选择性蚀刻的衬底的表面相比具有更少的被蚀刻凹坑的表面；以及对所述外延层充分进行第二非选择性蚀刻，以便清除由所述对外延层抛光的步骤所导致的表面下损伤，但所述第二非选择性蚀刻不到达下面的衬底，由此减少表面下缺陷的数量，在所述衬底和被抛光的外延层上形成的器件中，这些表面下缺陷在正向电压下能够传播堆垛层错。
15.根据权利要求14所述的衬底制备方法，其中包括以熔融的氢氧化钾选择性地蚀刻所述表面。
16.根据权利要求14所述的衬底制备方法，其中进一步包括通过如下步骤形成双极型器件在所述外延层的被抛光且被蚀刻的表面之上形成n型外延层；和在所述外延层的被抛光且被蚀刻的表面之上形成p型外延层，在所述n型和p型外延层之间具有p-n结。
17.根据权利要求16所述的器件制备方法，其中包括蚀刻n型碳化硅衬底；在所述被选择性蚀刻的衬底表面上生长、抛光和蚀刻n型外延层；在所述被抛光并蚀刻的外延层之上生长另一n型外延层；和在所述n型外延层之上生长p型外延层，在所述n型和p型外延层之间具有p-n结。
18.根据权利要求1所述的方法，其中进一步包括如下步骤从碳化硅晶块锯下碳化硅衬底晶片；以及此后在所述衬底晶片上进行所述非选择性蚀刻。
19.根据权利要求18所述的方法，其中在进行所述非选择性蚀刻之前进一步包括对所述被锯下的衬底晶片进行研磨和抛光。
20.根据权利要求19所述的方法，其中包括直接在所述通过第二非选择性蚀刻制备的表面上生长第一器件外延层。
21.根据权利要求1或14所述的方法，其中包括在具有从3C、4H、6H和15R多型体碳化硅中选择的多型体单晶碳化硅衬底上进行所述非选择性和选择性蚀刻。
全文摘要
本发明公开了一种制备衬底和外延层的方法，该衬底和外延层在基于碳化硅的双极型器件中用于减小堆垛层错成核和减小正向电压(V
文档编号C30B29/36GK1856862SQ200480027404
公开日2006年11月1日 申请日期2004年9月14日 优先权日2003年9月22日
发明者卓塞弗·约翰·苏马克里斯 申请人:克里公司