半导体元件的制作方法与流程

1.本发明涉及半导体制作工艺技术领域，尤其涉及一种半导体元件的制作方法。


背景技术：

2.随着半导体器件密度的增加，所需的图形间距和宽度逐渐缩小,dram特征尺寸逐渐缩小,2017年dram(dynamic random access memory，动态随机存取存储器)光刻图案的半间距为18nm，请参考表1,已经小于193nm沉浸式技术(arf准分子镭射)光刻的曝光极限。
3.year of production2013201720192024dram 1/2pitch(nm)2818148
4.目前，在形成存储节点接触时，一般是利用光刻工艺直接定义出存储节点接触的形成区域。即，利用光刻工艺直接界定出所形成的存储节点接触的尺寸和位置。然而，随着特征尺寸的不断微缩，在利用上述方法形成存储节点接触时，则必然会面临着由于需形成的存储节点接触的尺寸较小，使得在光刻工艺中定义出的存储节点接触的形成区域较小，从而出现无法直接精准定义出所需要的图形的问题。


技术实现要素：

5.基于此，针对无法直接通过光刻工艺精确定义电容连接线连接区的问题，提供一种半导体元件的制作方法。
6.本发明实施例提供了一种半导体元件的制作方法，其特征在于，包括：
7.在衬底基板上形成刻蚀停止层；
8.形成多个第一条状图形；
9.形成多个第二条状图形，其中所述第一条状图形与所述第二条状图形交叠；
10.以所述第二条状图形为掩膜，对所述第一条状图形进行刻蚀，并移除所述第二条状图形，形成多个节点接触区图案；
11.形成掩膜层，所述掩膜层的顶面与所述节点接触区图案的顶面齐平，且覆盖所述节点接触区图案之间的所述刻蚀停止层；
12.移除所述节点接触区图案，以所述掩膜层为掩膜，对所述刻蚀停止层进行刻蚀，在所述刻蚀停止层中形成通孔。
13.在其中一个实施例中，所述第一条状图形的延伸方向与所述第二条状图形的延伸方向相互垂直。
14.在其中一个实施例中，所述形成多个第一条状图形，包括：
15.形成多个呈条状的第一掩膜图案；
16.在形成所述第一掩膜图案的衬底基板上形成第一牺牲层，并通过回刻工艺对所述第一牺牲层进行刻蚀，保留所述第一掩膜图案侧壁上的第一牺牲层；
17.移除所述第一掩膜图案，形成所述第一条状图形。
18.在其中一个实施例中，所述形成多个呈条状的第一掩膜图案，包括：
19.在形成所述刻蚀停止层的衬底基板上依次形成第一掩膜材料层和光刻胶；
20.对所述光刻胶进行曝光显影后，形成包括多个条状图案的第一图形传输层；
21.以所述第一图形传输层为掩膜板对所述第一掩膜材料层进行刻蚀，形成所述第一掩膜图案。
22.在其中一个实施例中，在形成所述第一条状图形的衬底基板上形成多个所述第二条状图形，包括：
23.在形成所述第一条状图形的衬底基板形成多个条状的第二掩膜图案；
24.在形成所述第二掩膜图案的衬底基板上形成第二牺牲层，并对所述第二牺牲层进行刻蚀；
25.移除所述第二掩膜图案，形成所述第二条状图形。
26.在其中一个实施例中，在形成所述第一条状图形的衬底基板上形成多个所述第二条状图形，包括：
27.形成所述第一条状图形的衬底基板成多个条状的第二掩膜图案；
28.在形成所述第二掩膜图案的衬底基板上形成第三牺牲层，所述第三牺牲层覆盖所述第二掩膜图案的顶部和侧壁，以及所述第二掩膜图案之间的刻蚀停止层；
29.对所述第三牺牲层进行刻蚀，形成间隙壁；
30.形成填充相邻的间隙壁之间区域的第四牺牲层，并对所述第四牺牲层进行平坦化处理，使得所述第四牺牲层的顶面与所述第二牺牲掩膜层以及所述间隙壁的顶面齐平，形成条状的第三掩膜图案；
31.刻蚀掉所述间隙壁，形成包括间隔设置的所述第二掩膜图案和所述第三掩膜图案的所述第二条状图形。
32.在其中一个实施例中，所述间隙壁的厚度为10～30nm。
33.在其中一个实施例中，所述第二条状图形的线宽为30～45nm。
34.在其中一个实施例中，所述半导体衬底具有源区和隔离区，所述有源区具有一短轴方向，所述第一条状图案沿所述短轴方向延伸。
35.在其中一个实施例中，所述第二条状图形的线宽大于所述第一条状图形的线宽。
36.在其中一个实施例中，所述第二条状图形的线宽与所述第一条状图形的线宽的差值为10～20nm。
37.在其中一个实施例中，采用碳化物、氧化物、氮化物或氮氧化物制作所述刻蚀停止层。
38.在其中一个实施例中，采用氧化硅制作所述第一条状图形，采用氮化硅制作所述第二条状图形，采用多晶硅制作所述掩膜层。
39.在其中一个实施例中，采用干法刻蚀工艺对所述第一条状图形进行刻蚀。
40.综上，本发明提供的半导体元件的制作方法中，通过以第二条状图形为掩膜板对第一条状图形进行刻蚀，从而精确定义出线宽更小的形成柱状图形，以及可以通过改变第一条状图形与第二条状图形的交叉角度而获得不同形状的柱状图形，以满足实际生产需求，然后再通过形成掩膜层以及移除所述节点接触区图案，以掩膜层为掩膜对刻蚀停止层进行刻蚀，即可在刻蚀停止层中形成尺寸更小的通孔，以解决无法直接通过光刻工艺精确定义电容连接线连接区的问题。
附图说明
41.图1为发明实施例提供的一种半导体元件的制作方法流程图；
42.图2为发明实施例提供的另一种半导体元件的制作方法流程图；
43.图3为发明实施例提供的一种节点接触区图案与有源区的相对位置关系示意图；
44.图4为本发明实施例提供的制作第一条状图案的流程示意图；
45.图5为本发明实施例提供的一种制作第二条状图案的流程示意图；
46.图6为本发明实施例提供的另一种制作第二条状图案的流程示意图。
具体实施方式
47.为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似改进，因此本发明不受下面公开的具体实施的限制。
48.请参见图1和图2，本发明实施例提供了一种半导体元件的制作方法，包括：
49.步骤s110，在衬底基板100上形成刻蚀停止层200；
50.步骤s120，在形成所述刻蚀停止层200的衬底基板上形成多个第一条状图形300；
51.步骤s130，在形成所述第一条状图形300的衬底基板上形成多个第二条状图形400，其中所述第一条状图形300与所述第二条状图形400交叠；
52.步骤s140，以所述第二条状图形400为掩膜板，对所述第一条状图形300进行刻蚀，并移除所述第二条状图形400，形成多个节点接触区图案500；
53.步骤s150，在形成所述节点接触区图案500的衬底基板上形成掩膜层600，所述掩膜层600的顶面与所述节点接触区图案500的顶面齐平，且覆盖所述节点接触区图案500之间的所述刻蚀停止层200；
54.步骤s160，移除所述节点接触区图案500，以所述掩膜层600为掩膜板，对所述刻蚀停止层200进行刻蚀，在所述刻蚀停止层200中形成通孔700。
55.可以理解，本发明提供的半导体元件的制作方法中，通过以第二条状图形400为掩膜板对第一条状图形300进行刻蚀，即可精确定义出线宽更小的节点接触区图案500，以及可以通过改变第一条状图形300与第二条状图形400的交叉角度而获得不同形状的节点接触区图案500，以满足实际生产需求。然后再通过形成掩膜层600以及移除所述节点接触区图案500，以掩膜层600为掩膜对刻蚀停止层200进行刻蚀，即可在刻蚀停止层200中形成尺寸更小的通孔，进而降低半导体元件的特征尺寸，以解决无法直接通过光刻工艺精确定义电容连接线连接区的问题。此外，在所述阻挡层上直接形成节点接触区图案500，可以简化元件的制作工艺步骤。
56.请参见图3，在其中一个实施例中，所述半导体衬底100具有源区110和隔离区120，所述有源区100具有一短轴方向s，所述第一条状图案300沿所述短轴方向s延伸。
57.在其中一个实施例中，所述第一条状图形300的延伸方向与所述第二条状图形400的延伸方向相互垂直。本实施例中所述第一条状图形300的延伸方向与所述第二条状图形400的延伸方向相互垂直，可以使在刻蚀后形成的通孔横截面最大，降低设置在所述通孔中电容连接线的电阻，进一步提升产品效能。此外，所述第一条状图形300的延伸方向与所述
第二条状图形400的延伸方向之间的夹角也可以根据具体需求进行设置，夹角可以是大于0的任一数值，通过控制所述第一条状图形300的延伸方向与所述第二条状图形400的延伸方向之间的交叉角度，可获得不同形状的节点接触区图案500，进而获得各种形状的通孔。
58.在其中一个实施例中，所述第一条状图形300的线宽与所述第二条状图形400的线宽相同。可以理解，所述第一条状图形300的线宽与所述第二条状图形400的线宽相同时，可使用相同的工艺以及相同的工艺参数形成所述第一条状图形300和所述第二条状图形400，进而简化工艺设计。此外，所述第一条状图形300的线宽与所述第二条状图形400的线宽也可以不相同，具体可根据实际需求设定。
59.在其中一个实施例中，采用自对准双重成像(self-aligned double patterning,sadp)技术分别制作所述第一条状图形300和所述第二条状图形400。自对准双重成像技术，即使用一次光刻完成后，相继使用非光刻工艺步骤(薄膜沉积、刻蚀等)实现对对图形数量的倍增。可以理解，采用自对准双重成像技术制作所述第一条状图形300和所述第二条状图形400时，具体工艺中可通过调整薄膜沉积过程和回刻过程的工艺参数，使第一条状图形300及所述第二条状图形400具有较小的线宽间距，同时实现图形数量的倍增。在其中一个实施例中，利用sadp技术形成的第一条状图形300及所述第二条状图形400的线宽为15～30nm，因此以所述第二条状图形400为掩膜，通过对所述第一条状图形300进行刻蚀形成的节点接触区图案500具有较小的尺寸，通过所述节点接触区图案500精确定义出的通孔也具有较小的尺寸，满足半导体元件特征尺寸的不断微缩的要求。
60.在其中一个实施例中，所述形成多个第一条状图形300，包括：
61.形成多个呈条状的第一掩膜图案；
62.在形成所述第一掩膜图案的衬底基板上形成第一牺牲层300a，并通过回刻工艺对所述第一牺牲层300a进行刻蚀，保留所述第一掩膜图案侧壁上的第一牺牲层；
63.移除所述第一掩膜图案，形成所述第一条状图形300。
64.本实施例中，所述第一牺牲层300a和第一掩膜图案材料的选取是工艺成功的关键，它们必须保证有较好的刻蚀选择性。
65.在其中一个实施例中，所述形成多个呈条状的第一掩膜图案，包括：
66.在形成所述刻蚀停止层200的衬底基板上依次形成第一掩膜材料层和光刻胶；
67.对所述光刻胶进行曝光显影后，形成包括多个条状图案的第一图形传输层；
68.以所述第一图形传输层为掩膜板对所述第一掩膜材料层进行刻蚀，形成所述第一掩膜图案。
69.请参见图4，本实施例中，制作第一条状图形300的具体工艺包括：
70.一，在半导体衬底基板上依次沉积绝缘材料和掩膜材料，形成刻蚀停止层200和第一牺牲掩膜层810；其中，可采用carbon、sic(碳化硅)、oxide(氧化硅)、nitride(氮化硅)或者sion(氮氧化硅)，可采用多晶硅、氧化硅或氮化硅形成所述第一牺牲掩膜层810，本实施例中，选用carbon形成所述刻蚀停止层200，选用多晶硅形成所述第一牺牲掩膜层810。然后在所述第一牺牲掩膜层810上涂覆一层光刻胶，并对光刻胶进行曝光、清洗等步骤后形成包括条状图案的第一图形传输层820；以第一图形传输层820为掩膜板，对所述第一牺牲掩膜层810进行刻蚀，将条状图案转移到所述第一牺牲掩膜层810，在第一牺牲掩膜层810中形成第一掩膜图案，然后去除掉剩余的光刻胶。
71.二，利用原子层沉积技术或化学气相沉积法在所述第一掩膜图案上沉积第一牺牲层300a，所述第一牺牲层300a均匀的覆盖所述第一掩膜图案的顶部和侧壁，以及所述第一掩膜图案之间的刻蚀阻挡层，使用反应离子刻蚀工艺把沉积的第一牺牲层300a进行刻蚀，由于第一掩膜图案侧壁的几何效应，沉积在第一掩膜图案侧壁上的材料会保留下来。然后，利用刻蚀工艺去除第一掩膜图案，形成所述第一条状图形300在所述刻蚀停止层200的表面。本实施例中，可采用湿法刻蚀或干法刻蚀去除所述第一掩膜图案。
72.在其中一个实施例中，对所述第一牺牲层300a进行刻蚀的步骤包括：利用含卤素的气体对所述第一牺牲层300a的侧壁和平面高选择性蚀刻，保留所述第一牺牲层300a的侧壁，形成所述第一条状图形300。在蚀刻第一牺牲层时，可通过使用含卤素的气体(如cf4、ch2f2、chf3、c4f8等气体)在ccp或icp腔室进行侧壁和平面高选择性蚀刻，将底部和顶部的第一牺牲层300a蚀刻掉，留下侧壁，最终达到缩小特征尺寸和增加数量的目的。
73.请参见图5，在其中一个实施例中，在形成所述第一条状图形300的衬底基板上形成多个第二条状图形400，具体包括：
74.一，在形成所述第一条状图形300的衬底基板上沉积多晶硅材料，以形成第二牺牲掩膜层910，然后在第二牺牲掩膜层的表面涂覆一层光刻胶。然后对光刻胶进行曝光、清洗等步骤后形成包括条状图案的第二图形传输层920，其中，所述第二图形传输层中的条状图案的延伸方向与第一条状图形300的延伸方向交叉。以第二图形传输层920为掩膜板，对所述第二牺牲掩膜层910刻蚀至刻蚀停止层200上停止，将条状图案转移到剩余的所述第二牺牲掩膜层910，形成第二掩膜图案，然后去除掉剩余的光刻胶。二，利用原子层沉积技术或化学气相沉积法在所述第二掩膜图案上沉积氮化硅材料，以形成第二牺牲层400a，所述第二牺牲层400a均匀的覆盖所述第二掩膜图案的顶部和侧壁，以及所述第二掩膜图案之间的刻蚀停止层200，然后使用反应离子刻蚀工艺对沉积的第二牺牲层400a进行刻蚀。由于第二掩膜图案侧壁的几何效应，沉积在第二掩膜图案侧壁上的材料会保留下来。然后，使用干法刻蚀方式蚀刻所述第二掩膜图案至刻蚀停止层200停止，形成所述第二条状图形400。
75.可以理解，通过控制沉积所述第一牺牲层300a、第二牺牲层400a的厚度，进而控制所述第一条状图形300、第二条状图形400的厚度，从而可获得大小不同的节点接触区图案，进而获得大小不同的通孔。
76.在其中一个实施例中，利用sadp技术形成所述第一条状图形300，利用反向sadp技术形成所述第二条状图形400。可以理解，利用反向sadp技术形成的第二条状图形400的线宽大于利用sadp技术形成的所述第二条状图形40的线宽，因此当所述第一条状图案300沿所述有源区100的短轴方向s延伸，所述第二条状图形400沿所述有源区100的长轴方向l(或其它的与所述短轴方向交叉的方向)延伸时，利用sadp技术形成所述第一条状图形300，可以减小占用有源区110的面积，利用反向sadp技术形成所述第二条状图形400，可以增大连接到有源区110的可能性，即可以解决overlay偏移的问题，同时增大在通孔中形成的电容连接线与有源区110的接触电阻，增强半导体元件的导电性。
77.请参见图6，在形成所述第一条状图形300的衬底基板上形成多个第二条状图形400，具体包括：
78.一，在形成所述第一条状图形300的衬底基板上沉积多晶硅材料，以形成第二牺牲掩膜层910，然后在第二牺牲掩膜层的表面涂覆一层光刻胶。然后对光刻胶进行曝光、清洗
等步骤后形成包括条状图案的第二图形传输层920，其中，所述第二图形传输层中的条状图案的延伸方向与第一条状图形300的延伸方向交叉。以第二图形传输层920为掩膜板，对所述第二牺牲掩膜层910刻蚀至刻蚀停止层200上停止，将条状图案转移到剩余的所述第二牺牲掩膜层910，形成第二掩膜图案，然后去除掉剩余的光刻胶。二，利用原子层沉积技术或化学气相沉积法在所述第二掩膜图案上沉积氮化硅材料，以形成第三牺牲层，所述第三牺牲层均匀的覆盖所述第二掩膜图案的顶部和侧壁，以及所述第二掩膜图案之间的刻蚀停止层200，然后使用反应离子刻蚀工艺对沉积的第三牺牲层进行刻蚀。由于第二掩膜图案侧壁的几何效应，沉积在第二掩膜图案侧壁上的材料会保留下来，形成间隙壁gl。然后，沉积氧化硅材料形成第四牺牲层以填充间隙壁gl之间的区域，并通过回刻蚀或化学机械研磨工艺对所述第四牺牲层进行平坦化处理，使得第四牺牲层的顶面与所述第二牺牲掩膜层910以及所述间隙壁gl的顶面齐平，形成第三掩膜图案。然后，以所述第二掩膜图案和所述第三掩膜图案为掩膜，使用干法刻蚀方式蚀刻所述间隙壁gl至刻蚀停止层200停止，形成所述第二条状图形400，所述第二条状图形400包括间隔设置的第二掩膜图案和第三掩膜图案。
79.在其中一个实施例中，所述第二条状图形400的线宽大于所述第一条状图形300的线宽。可以理解，当所述第一条状图案300沿所述有源区100的短轴方向s延伸，所述第一条状图形的线宽较小时，可减小占用有源区110的面积，增大第二条状图形的线宽则可以有效解决overlay偏移的问题，同时降低与有源区的接触电阻。
80.在其中一个实施例中，所述第二条状图形的线宽为30～45nm。可以理解，所述第二条状图形的线宽为30～45nm时，既能满足在较小的存储节点接触形成区内精确定义出电容连接线连接区，且能有效解决overlay偏移的问题，同时增大在通孔中形成的电容连接线与有源区110的接触电阻。
81.在其中一个实施例中，所述第二条状图形400的线宽与所述第一条状图形300的线宽的差值为10～20nm。可以理解，当第二条状图形的线宽为30～45nm，所述第二条状图形400的线宽与所述第一条状图形300的线宽的差值为10～20nm时，可形成尺寸较小的节点接触区图案，并有效解决overlay偏移的问题，同时降低与有源区的接触电阻。
82.在其中一个实施例中，所述间隙壁gl的厚度为10～30nm。可以理解，当所述间隙壁gl的厚度为10～30nm时，可确保在移除所述节点接触区图案500后，剩余的掩膜层600在后续过程中不会先坍塌或倾斜等问题，同时也避免了因间隙壁gl厚度过大而导致第二条状图形400的线宽变小的问题。
83.在其中一个实施例中，以所述第二条状图形400为掩膜板，采用干法刻蚀工艺对所述第一条状图形300进行刻蚀。本实施例中，以所述第二条状图形400为掩膜板，采用干法刻蚀工艺对第一条状图形300进行刻蚀，直至到所述刻蚀停止层200为止。可以理解，采用湿法刻蚀工艺可能会将第一条状图形300和第二条状图形400一同刻蚀掉，因此步骤中只能采用干法刻蚀工艺。另外，本发明中其它步骤中涉及到的蚀刻工艺既可以采用干法刻蚀，也可以采用湿法刻蚀。最后，利用干法刻蚀工艺去除所述第二条状图形400，形成所述节点接触区图案500。
84.在其中一个实施例中，形成所述掩膜层600，包括：在所述衬底基板上形成第三掩膜材料层，并刻蚀回所述节点接触区图案500的高度。本实施例中，因为要填满节点接触区图案500之间的区域，所以需要沉积多的掩膜材料以形成其高度大于所述节点接触区图案
500的高度的所述第三掩膜材料层。因此，后续需要利用化学机械抛光第三掩膜材料层至所述节点接触区图案500的高度，以露出所述节点接触区图案500的顶部，形成所述掩膜层600，此时通孔的形状和位置可被定义，即为所述节点接触区图案所覆盖的区域。本实施例中，采用多晶硅材料制作第三掩膜材料层。
85.在其中一个实施例中，所述衬底基板为半导体材料基板，具体可以是硅衬底基板、锗衬底基板或者是硅-锗衬底基板。本实施例中，选用硅晶圆衬底作为所述衬底基板。
86.在其中一个实施例中，采用碳化物、氧化物、氮化物或氮氧化物制作所述刻蚀停止层200。具体的可以是carbon、sic(碳化硅)、oxide(氧化硅)、nitride(氮化硅)或者sion(氮氧化硅)。本实施例中，选用carbon形成所述刻蚀停止层200。
87.在其中一个实施例中，采用氧化硅制作所述第一条状图形300，采用多晶硅制作所述掩膜层600时，可利用湿法刻蚀工艺，利用氧化硅相对多晶硅和氮化硅具有高刻蚀选择比，快速刻蚀掉节点接触区图案500，刻蚀过程中对掩膜层600的刻蚀速度很慢，且刻蚀停止层200厚度几乎不变，因此在实现制作较小尺寸的通孔的同时，还可以减少制作过程中刻蚀停止层200的形成厚度，进而减少制作成本。
88.综上，本发明提供的半导体元件的制作方法中，通过以第二条状图形400为掩膜板对第一条状图形300进行刻蚀，即可精确定义出线宽更小的节点接触区图案500以及可以通过改变第一条状图形300与第二条状图形400的交叉角度而获得不同形状的柱状图形，以满足实际生产需求，然后再形成掩膜层600以及移除所述节点接触区图案500，以掩膜层600为掩膜板对刻蚀停止层200进行刻蚀，即可在刻蚀停止层200中形成尺寸更小的通孔，进而降低半导体元件的特征尺寸。此外，在形成节点接触区图案后再形成掩膜层，可省去在掩膜层上方形成掩膜阻挡层的步骤，从而简化了工艺步骤。
89.以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
90.以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。