半导体结构及其形成方法与流程

本发明实施例涉及半导体技术，特别涉及一种垂直内连线部件及其形成方法。

背景技术：

半导体产业通过半导体技术的创新，不断增加集成电路(ics)中电子组件(例如晶体管、二极管、电阻器、及电容器)及内连线部件(例如接点、导孔、及导线)的密度，上述的创新例如多重图案化以减少线条、空间、及孔洞的最小特征尺寸；三维晶体管(例如，鳍式场效晶体管(finfet))及更高数量的内连线层。将半导体装置微缩化至较小尺寸可增加主动电子组件的本征(intrinsic)速度及封装密度。通过在设计主动元件方面取得的进步可以达到减少内连线层的特征尺寸，同时增加内连线部件的密度，来实现集成电路的更高性能及更大功能，同时通过创新的结构、材料、及制程技术来限制随之而来的寄生电阻及电容的上升。

技术实现要素：

一种形成半导体结构的方法，此方法包括：于基板上形成第一介电层；于第一介电层中形成第一导电部件，第一导电部件电性连接至第一导电区；形成第二介电层于第一介电层及第一导电部件之上；延伸穿过第一介电层及第二介电层形成第一开口，暴露第二导电区；于第一开口中形成第一导电材料；在第一开口中的第一导电材料之上形成第二导电材料；形成图案化遮罩于第二介电层之上，图案化遮罩覆盖第一开口以及暴露垂直于第一导电部件之上的第二介电层的区域；使用图案化遮罩作为遮罩，于第二介电层中形成第二开口，第二开口暴露第一导电部件的一部分；去除图案化遮罩；以及于第一开口及第二开口中沉积第三导电材料，第三导电材料填充第一开口及第二开口。

一种形成半导体结构的方法，此方法包括：于基板上形成第一介电层；于第一介电层中形成第一导电部件；形成第二介电层于第一介电层及第一导电部件之上；延伸穿过第一介电层及第二介电层形成第一开口；沿着第一开口的底部沉积第一导电材料，于第一开口中的第二介电层的侧壁没有第一导电材料；形成第二导电材料于第一导电材料之上，其中在第一开口中的第二介电层的侧壁的至少一部分没有第二导电材料；形成图案化遮罩于第二介电层之上，图案化遮罩覆盖第一开口以及暴露垂直于第一导电部件之上的第二介电层的区域；从图案化遮罩暴露的区域去除第二介电层的一部分，去除第二介电层的部分形成第二开口，第二开口暴露第一导电部件的一部分；移除图案化遮罩；以及沉积第三导电材料，第三导电材料填充第一开口及第二开口，其中第一导电部件以及于第二开口中的第三导电材料形成第一导电元件，其中第一导电材料、第二导电材料、以及于第一开口中的第三导电材料形成第二导电元件。

一种半导体结构，包括：第一介电层，于基板上；第二介电层，于第一介电层之上；第一导电元件，延伸穿过第一介电层及第二介电层，第一导电元件包括：第一导电部件，于第一介电层中，连接至第一电极；以及第一导电部件，于第一介电层中，连接至第一电极；以及第二导电元件，延伸穿过第一介电层及第二介电层，第二导电元件包括：下导电层，连接至第二电极；以及中间导电层，于下导电层之上；以及上导电层，于第二介电层中，其中中间导电层介于上导电层及下导电层之间，其中于第二导电元件的上导电层中的导电材料与第一导电元件的第二导电部件为相同材料，其中上导电层、第二导电部件、以及第二介电层的上表面是平面的。

附图说明

以下将配合说明书附图详述本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可任意地放大或缩小元件的尺寸，以清楚地表现出本发明实施例的特征。

图1至图9是根据本发明的一些实施例，示出半导体装置制造的各种中间阶段，其接点将栅极电极连接至导线的剖面示意图。

附图标记说明：

11～接触蚀刻停止层

21、111～蚀刻停止层

50～基板

54～源极/漏极区

58～鳍片

60～鳍式场效晶体管

62～浅沟槽隔离区

63～第一开口

64～导电栅极层

66～栅极介电层

68～高介电常数金属栅极结构

70～下层间介电层

72～间隔物

74～源极/漏极接触插塞

75～第一导电材料

76～第一层间介电层

77～第二导电材料

78～第二层间介电层

80～上层间介电层

83～遮罩

85～第二开口

88～源极/漏极接触导孔、第三导电材料

89～栅极接触导孔、第三导电材料

90～源极/漏极接点

92～栅极接点

100～第一金属内连线层

108～第一金属线

110～第一金属间介电层

具体实施方式

以下公开提供了许多的实施例或范例，用于实施所提供的标的物的不同元件。各元件和其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在各种范例中重复参考数值以及/或字母。如此重复是为了简明和清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。

再者，其中可能用到与空间相对用词，例如“在……之下”、“下方”、“较低的”、“上方”、“较高的”等类似用词，是为了便于描述附图中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。

本公开描述在晶体管栅极及源极/漏极接点的情况中的实施例。总体而言，接点是指包括一个或多个垂直导电部件的导电路径，该垂直导电部件将形成于半导体基板上的电子装置(例如，晶体管)的电极，物理及电性连接到接点上方的内连线结构的导电元件。本文所述的范例栅极及源极/漏极接点提供了如此的导电路径，电流可以穿过该导电路径于鳍式场效晶体管(鳍形3维金属氧化物半导体场效晶体管(mosfet))的栅极电极和第一金属(m1)线之间垂直流动。范例接点的垂直导电部件嵌入绝缘层中(称为层间介电质(ild)层)，并插在鳍式场效晶体管及第一金属线之间。

通过使用适当设计的多步骤间隙填充技术，本文所述的实施例可以增强间隙填充能力并降低用导电材料填充介电层中的深孔及浅孔两者的制造成本。一些实施例可能特别有利于形成小直径(例如，约10纳米至约20纳米，例如约15纳米)、高深宽比(例如，约2至约5，例如约3.5)、具有低接触电阻(rc)的垂直导电接点。在一些实施例中，可以通过不使用导电衬层来形成具有垂直导电结构的接点来获得低接触电阻。导电衬层可以增加接触电阻，因为通常，衬层材料的电阻率相对高于使用在导体核心中的导电填充材料的电阻率。然而，在一些其他实施例中，可以存在导电衬层。

尽管下文是在形成范例多层内连线系统的栅极接点的脉络中讨论形成接点方法的各面向，在其它实施例中可将本公开的各面向应用在其它导电结构、其他电子装置以及其它多层内连线系统的面向。

图1至图9是根据本发明的一些实施例，示出低接触电阻接点形成的各个中间阶段的剖面示意图。首先参照图1，示出于半导体材料的鳍状条中(称为鳍片58)形成鳍式场效晶体管装置60，该鳍状条从半导体基板50突出。图1中所示的基板50可以是半导体基板，例如块体半导体、绝缘体上半导体(semiconductor-on-insulator，soi)基板等，其可以掺杂(例如，用p型或n型掺质)或不掺杂。基板50可以是晶圆，例如硅或绝缘体上半导体晶圆。总体而言，绝缘体上半导体基板是在绝缘层上形成的半导体材料层。例如，绝缘层可以是埋藏氧化物(buriedoxide，box)层、氧化硅层等。绝缘层提供在通常为硅或玻璃基板的基板上。也可以使用其他基板，例如多层或梯度基板。在一些实施例中，基板50的半导体材料可以包括硅、锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、及/或磷砷化镓铟；或前述的组合。

图1示出沿着鳍片58的纵轴在与鳍式场效晶体管装置60的源极/漏极区54之间的电流流动方向平行的方向上截取的剖面示意图。鳍片，例如鳍片58，可以通过任何合适的方法来图案化。例如，可以使用包括双重图案化或多重图案化制程的一种或多种微影制程来图案化鳍片，从而允许建立例如节距小于使用单一、直接微影制程所能获得节距的图案。例如，在一实施例中，可以使用间隔物图像转印(spacerimagetransfer，sit)双重图案化技术。在间隔物图像转印技术中，使用微影制程于基板之上形成牺牲层并图案化以形成心轴。间隔物是使用自对准制程于心轴旁边形成的。然后去除牺牲层，接着将剩余的间隔物用作硬遮罩以图案化鳍片。图1示出单个鳍片58，尽管基板50可以包括任何数量的鳍片。

于图1中所示，沿着鳍片58的相对侧壁形成浅沟槽隔离(shallowtrenchisolation，sti)区62。浅沟槽隔离区62可以通过沉积一种或多种介电材料(例如，氧化硅)以填充鳍片周围的沟槽而形成，并且然后使介电材料的顶表面凹入。浅沟槽隔离区62的介电材料可以使用高密度等离子体化学气相沉积(hdp-cvd)、低压化学气相沉积(lpcvd)、半大气压化学气相沉积(sacvd)、流动式化学气相沉积(flowablecvd，fcvd)、旋涂、及/或类似物、或前述的组合来沉积。在沉积之后，可以执行退火制程或固化制程。在一些实施例中，浅沟槽隔离区62可以包括衬层，例如，通过氧化硅表面而生长的热氧化物衬层。凹入制程可以使用例如平坦化制程(例如，化学机械研磨(cmp))后，接着选择性蚀刻制程(例如，湿蚀刻、或干蚀刻、或前述的组合)，其可以使在浅沟槽隔离区62中的介电材料的顶表面凹入，使得鳍片58的上部从周围的绝缘浅沟槽隔离区62突出。在一些实施例中，还可以通过平坦化制程去除用于形成鳍片58的图案化硬遮罩。

在一些实施例中，图1所示的鳍式场效晶体管装置60的栅极结构68是高介电常数、金属栅极(high-kmetalgate，hkmg)结构，其可以使用替换栅极制程流程来形成。在替换栅极制程流程中，高介电常数金属栅极结构68替换牺牲虚设栅极结构(未示出)。在形成浅沟槽隔离区62之后，使用合适的沉积技术依次沉积虚设栅极介电层(例如，氧化硅、氮化硅等)、及虚设栅极层(例如，非晶硅、多晶硅等)，例如化学气相沉积、等离子体增强化学气相沉积(pecvd)、原子层沉积(ald)、等离子体增强原子层沉积(peald)等、或通过半导体表面的热氧化、或前述的组合。虚设栅极层可以被平坦化(例如，通过化学机械研磨)，并且在平坦化之后，可以使用例如化学气相沉积、物理气相沉积、等离子体增强化学气相沉积、原子层沉积、等离子体增强原子层沉积等、或前述的组合在虚设栅极层上形成硬遮罩层(例如，氮化硅、碳化硅等)。然后，通过对硬遮罩图案化并使用合适的微影及蚀刻技术(例如，反应离子蚀刻(rie))将该图案转移至虚设栅极介电层及虚设栅极层来形成包括虚设栅极介电层、虚设栅极层、以及硬遮罩的虚设栅极结构。可以在突出于浅沟槽隔离62上方的鳍片58的侧壁及顶部的旁边形成虚设栅极结构，并在鳍片58之间的浅沟槽隔离区62的表面之上延伸。

在一些实施例中，鳍式场效晶体管60的源极/漏极区54及间隔物72可以对虚设栅极结构自对准的方式形成。可以在图案化虚设栅极结构之后形成间隔物72。可以使用任何合适的沉积技术(例如，化学气相沉积、原子层沉积、物理气相沉积等、或前述的组合)来沉积间隔物介电层，并且可以包括一种或多种介电质，例如氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅等、或前述的组合。非等向性蚀刻制程(例如，非等向性反应离子蚀刻)从虚设栅极结构的顶部去除间隔物介电层，从而留下间隔物72，其沿着虚设栅极结构的侧壁横向延伸到鳍片表面的一部分上(如图1的右侧所示)或浅沟槽隔离区62的表面(如图1的左侧所示)留下间隔物72。

源极/漏极区54是鳍片58上的半导体区。在一些实施例中，源极/漏极区54可以包括重掺杂区及相对轻掺杂的漏极延伸、或轻掺杂漏极(ldd)区。总体而言，使用间隔物72将重掺杂区与虚设栅极结构隔开，而轻掺杂漏极区可以在形成间隔物72之前形成，并因此在间隔物72下方延伸，以及，在一些实施例中，进一步延伸到虚设栅极结构下方的半导体的一部分中。可以例如通过使用离子布植制程植入掺质(例如，砷、磷、硼、铟等)来形成轻掺杂漏极区。尽管仅示出了一个间隔物，但是一些实施例可以利用任何数量的间隔物。例如，第一间隔物可以在形成轻掺杂漏极区之前形成，以及第二间隔物可以在形成轻掺杂漏极区之后但是在形成重掺杂区之前形成。其他的间隔物形成技术也可使用。

源极/漏极区54可以包括外延成长区。例如，在形成轻掺杂漏极区之后，可以形成间隔物72，随后，可以通过首先蚀刻鳍片以形成凹槽，然后通过可填充凹槽的选择性外延成长(selectiveepitaxialgrowth，seg)制程于凹槽中沉积结晶半导体材料，来形成自对准于间隔物72的重掺杂源极/漏极区。在一些实施例中，如图1所示，源极/漏极区54可以延伸超出鳍片的原始表面以形成凸起的源极-漏极结构。结晶半导体材料可以是元素的(例如，硅、或锗等)、或是合金(例如，si1-xcx、或si1-xgex等)。选择性外延成长制程可使用任何合适的外延成长方法(例如，气相/固相/液相外延(vpe、spe、lpe)、或金属有机化学气相沉积(mocvd)、或分子束外延(mbe)等。高剂量(例如，从约10¹⁴cm^-2至10¹⁶cm^-2)的掺质，不是在选择性外延成长过程中原位引入就是在选择性外延成长之后执行离子布植制程引入到重掺杂源极/漏极区54中，或通过前述的组合引入。

沉积第一层间介电质(图1中的ild176)以填充于虚设栅极结构(未示出)之间以及鳍片58于浅沟槽隔离区62上方突出的部分之间的空间。在一些实施例中，于沉积第一层间介电质76之前，可以使用合适的沉积技术(例如，化学气相沉积、物理气相沉积、原子层沉积、等离子体增强化学气相沉积)沉积合适的介电质(例如，氮化硅，碳化硅等、或前述的组合)的接触蚀刻停止层(contactetch-stoplayer，cesl)11。在用于蚀刻第一层间介电质76中的开口之后续制程中，接触蚀刻停止层11可以作为蚀刻停止层。可以执行平坦化制程(例如，化学机械研磨)以从虚设栅极上方去除过量的第一层间介电质76(以及任何剩余的硬遮罩材料)以形成顶表面，其中虚设栅极材料的顶表面被暴露并且可以与第一层间介电质76及间隔物72的顶表面基本上共平面(在制程变异范围内)。在暴露虚设栅极结构的顶表面之后，可以使用一种或多种蚀刻技术(例如，湿蚀刻或干蚀刻、或前述的组合)去除虚设栅极结构，从而于各别的间隔物72之间建立凹槽，在其中形成替换栅极结构，如下所述。

在图1中，示出包括栅极介电层66及导电栅极层64的高介电常数金属栅极结构68占据这些凹槽。依次沉积替换栅极介电层66及替换导电栅极层64以填充凹槽。根据一些实施例，栅极介电层66可以包括一种或多种介电材料，包括高介电常数介电质。高介电常数介电质的例子包括铪、铝、锆、镧、镁、钡、钛、铅、及前述的组合的氧化物或硅酸盐。可以使用任何合适的沉积技术来形成栅极介电层66，例如化学气相沉积、远距等离子体化学气相沉积(remoteplasmacvd，rpcvd)、分子束沉积(molecularbeamdeposition，mbd)、原子层沉积(atomiclayerdeposition，ald)等。

在一些实施例中，导电栅极层64可以是多层金属栅极堆叠，其包括于栅极介电层66的顶部上依次形成的阻障层、一个或多个功函数层、以及栅极填充层。阻障层的范例材料包括氮化钛、氮化钽、钛、钽等、或前述的多层组合。功函数层的范例材料包括用于p型金属氧化物半导体晶体管的氮化钛、氮化钽、钌、钼、及铝，以及用于n型金属氧化物半导体晶体管的钛、银、钽铝、碳化钽铝、氮化钛铝、碳化钽、碳氮化钽、氮硅化钽、锰、及锆。填充凹槽剩余部分的栅极填充层可以包括金属，例如铜、铝、钨、钴、钌等、或前述的组合、或前述的多层。可以使用化学气相沉积、远距等离子体化学气相沉积、物理气相沉积、原子层沉积、等离子体增强原子层沉积、电镀(ecp)、无电镀等形成导电栅极层64。

可以使用例如化学机械研磨制程从第一层间介电层76的顶表面之上去除导电栅极层64及栅极介电层66的多余部分。如图1所示，所得结构可以是基本上共平面的表面，该表面包括第一层间介电层76所暴露的顶表面、间隔物72、以及在各别的间隔物72之间的栅极介电层66和导电栅极层64的剩余部分。图1是根据本发明的一些实施例，示出高介电常数金属栅极结构68沿着在诸如鳍片58的浅沟槽隔离区62上方突出的鳍片部分的顶部及侧壁形成的范例，以及可以在鳍片之间的浅沟槽隔离62的表面之上延伸并且围绕多个邻近鳍片。在图1右侧的剖面示意图说明了鳍片58顶部上的高介电常数金属栅极结构68的范例。在图1左侧中所示的高介电常数金属栅极结构68是在浅沟槽隔离区62之上形成的高介电常数金属栅极结构68的范例，例如在相邻的鳍片之间。导电栅极层64的顶部可以在鳍片58上方约10纳米至约35纳米。

如图1所示，可以在第一层间介电质76之上沉积第二层间介电质(图1中的ild278)。在一些实施例中，形成第一层间介电质76和第二层间介电质78的绝缘材料可以包括氧化硅、磷硅玻璃(psg)、硼硅玻璃(bsg)、掺硼磷硅玻璃(bpsg)、未掺杂硅玻璃(usg)、低介电常数(low-k)介电质，例如氟硅酸盐玻璃(fsg)、碳氧化硅(sioch)、碳掺杂氧化物(carbon-dopedoxide，cdo)、流动式氧化物、或多孔氧化物(例如干凝胶/气凝胶)等、或前述的组合。可以使用任何合适的方法来沉积用于形成第一层间介电质76及第二层间介电质78的介电材料，例如化学气相沉积、等离子体增强化学气相沉积、原子层沉积、等离子体增强原子层沉积、流动式化学气相沉积、旋涂、及/或类似方法、或前述的组合。在一些实施例中，可以使用平坦化制程(例如，化学机械研磨)来平坦化第二层间介电层78。第二层间介电质78的最终厚度可以为约15纳米至约30纳米。可选地，在形成第二层间介电质78之前，可以在第一层间介电质76之上形成蚀刻停止层，并且可以在蚀刻停止层之上形成第二层间介电质78。

图1中的第一层间介电质76和第二层间介电质78统称为下层间介电质、或ildl70。如图1所示，可以通过形成源极/漏极接触插塞74来形成与鳍式场效晶体管60的源极/漏极区54的电性连接，其中源极/漏极接触插塞74穿过鳍片58上方的下层间介电质70的介电层和接触蚀刻停止层11。在一些实施例中，如下面更详细描述，源极/漏极接触插塞74可以嵌入于下层间介电质70和接触蚀刻停止层11中。应理解的是，可以使用相同的制程步骤同时形成对其他装置电极的电性连接。

可以通过使用合适的微影及蚀刻技术来图案化延伸穿过下层间介电质70和接触蚀刻停止层11的介电层开口(未示出)，用导电材料填充开口，并且通过合适的平坦化技术从表面去除多余的导电材料以形成如图1所示的源极/漏极接触插塞74。可以通过首先形成图案化的遮蔽层(未示出)，例如图案化的光刻胶层以暴露下层间介电质70的顶表面的一部分，来形成用于源极/漏极接触插塞的开口，随后在该开口位置处形成源极/漏极接触插塞74。然后可以使用适当的蚀刻制程从图案化遮罩暴露的区域中去除下层间介电质70和接触蚀刻停止层11。在一些实施例中，蚀刻制程可以在两个连续的阶段中执行。在第一阶段中，可以使用非等向性蚀刻制程(例如，非等向性反应离子蚀刻)来去除下层间介电质70以暴露接触蚀刻停止层11的一部分。在蚀刻制程的第二阶段期间，可以切换蚀刻剂以去除接触蚀刻停止层11来暴露源极/漏极区54的一部分。其他的蚀刻方法也可使用。

在一些实施例中，源极/漏极接触插塞74可以包括一个或多个导电衬层(未示出)。导电衬层可以包括，例如，用于改善导电填充材料的附着性及/或减少其扩散的材料。在一些实施例中，可以沿着鳍片58的表面形成金属硅化物区(未示出)以提供与源极/漏极区54的半导体材料的低电阻欧姆接触。可以通过沉积金属及退火以造成金属和半导体材料之间的反应来形成金属硅化物区。例如，如果源极/漏极区54中的重掺杂半导体是硅或sixge1-x，则沉积的金属可以包括金属，例如钛、镍、铂、钴、其他合适的金属、或其合金，该金属与硅或sixge1-x反应形成导电金属硅化物。在形成金属硅化物之后，可以从下层间介电质70的侧壁上去除剩余未反应的金属材料，或可以将剩余未反应的金属材料保留为第一导电衬层的一部分。可以在第一导电衬层之上形成第二导电衬层(例如，氮化钛、氮化钽、钽、或其他合适的金属、或其合金)。可以使用任何可接受的沉积技术(例如化学气相沉积、原子层沉积、等离子体增强原子层沉积、等离子体增强化学气相沉积、物理气相沉积、电镀、无电镀等、或前述的任何组合)，将导电填充材料(例如、钨、钌、钴、镍、铝、铜、其合金、前述的组合等)沉积在导电衬层之上，以填充源极/漏极接触插塞开口内的剩余空间。接下来，如图1所示，可以使用平坦化制程(例如，金属化学机械研磨)从第二层间介电质78的表面之上去除导电材料的多余部分，以于下层间介电质70中形成导电源极/漏极接触插塞74。平坦化的顶表面包括绝缘部分(例如，第二层间介电质78)和导电部分(例如，源极/漏极接触插塞74)。在一些实施例中，源极/漏极接触插塞74形成两个垂直导电部件中的第一个，两个垂直导电部件在源极/漏极电极54及随后形成的第一金属线之间提供导电路径。随后形成源极/漏极接点的第二垂直导电部件，称为源极/漏极接触导孔，其垂直地邻近于各别的源极/漏极接触插塞74，并且位在下层间介电质70上方的上层间介电质(ildu)中，如以下更详细描述。

现在参照图2，可以在第二层间介电质78的平坦化顶表面之上连续形成一个或多个绝缘层。在一些实施例中，可以在表面上方沉积蚀刻停止层(etch-stoplayer，esl)21，并且可以在蚀刻停止层21上方形成上层间介电质80。在一些实施例中，接触蚀刻停止层21可具有约5纳米至约15纳米的厚度，并且上层间介电质80可具有约40纳米至约50纳米的厚度。蚀刻停止层21可以包括一个或多个绝缘体，例如氮化硅、氮化碳硅、碳氧化硅、氮化铝、氧化铝、前述的组合等，并且使用适当的沉积技术(例如，原子层沉积、等离子体增强原子层沉积、等离子体增强化学气相沉积、及/或类似方法、或前述的组合)来形成。用于形成上层间介电质80的材料及制程可以类似于在形成下层间介电质70的介电层的段落中所描述的。

图3至图8示出可用于形成连接至高介电常数金属栅极结构68的导电栅极层64的栅极接点92的制程流程。总体而言，在诸如浅沟槽隔离区62的隔离区之上形成与金属氧化物半导体场效晶体管(例如鳍式场效晶体管60)的栅极电极(例如导电栅极层64)的接触。然而，应理解，本文描述用于形成栅极接点方法的面向可以应用于形成连接至形成于主动区之上的栅极电极的栅极接点，例如，形成于鳍片58之上的导电栅极层64，如图1至图9的右侧所示。

现在参照图3，第一开口63延伸穿过介电膜上层间介电质80、蚀刻停止层21、及下层间介电质70，以暴露出导电栅极层64顶表面的一部分。在一些实施例中，根据图案化制程能力，第一开口63的宽度可以在约12纳米至约18纳米之间，以及侧壁角度可以在约85°至89°之间。可以利用非等向性反应离子蚀刻去除上层间介电质80、蚀刻停止层21、及下层间介电质70的一部分介电材料，该部分介电材料由遮罩83(例如，图案化的光刻胶层)暴露于导电栅极层64的一部分之上。蚀刻制程可以包括几个步骤，其中在每个步骤中，可以根据各种介电材料的化学性质来切换蚀刻剂。例如，可以使用三步骤蚀刻序列，其中在第一步骤中，可以使用蚀刻停止层21作为停止层去除上层间介电质80；在第二步骤中，可以调整蚀刻时间以去除蚀刻停止层21；以及在第三步骤中，可以使用导电栅极层64作为停止层来去除下层间介电质70。在蚀刻制程完成之后，可以使用例如氧等离子体灰化技术去除遮罩83。

在图4中，可以沉积第一导电材料75以形成覆盖上层间介电质80的顶表面、第一开口63的底表面和侧壁的导电膜。在一些实施例中，沉积以形成第一导电材料75的导电材料可以包括例如钛、或氮化钛、或前述的组合，并且使用合适的技术(例如物理气相沉积、或化学气相沉积、或前述的组合)在上层间介电质80的顶表面及第一开口63的底部形成约4纳米至约8纳米厚的导电膜。例如，可以首先使用物理气相沉积技术沉积钛层，然后在钛层上方沉积氮化钛层以形成第一导电材料75的钛/氮化钛层。侧壁可以衬有相对较薄的第一导电材料75膜(例如，约1纳米至约3纳米厚)。在一些实施例中，可以去除形成在上层间介电质80的顶表面上以及沿着第一开口63的侧壁的第一导电材料75的部分。也可以使用其他材料和其他沉积技术，例如使用物理气相沉积沉积钛膜后，接着氮气处理以形成钛/氮化钛表面层。氮气处理可以是等离子体制程。等离子体制程可以于压力约10毫托至约1托、及温度约摄氏400度至约摄氏450度、射频功率约1kw至约2kw、频率约2mhz至约13.56mhz的情况下使用氮气。

如图5中所示，在一些实施例中，可以通过使用例如两部分蚀刻制程来去除上层间介电质80的顶表面上以及沿着第一开口63的侧壁的第一导电材料75的一部分。在两部分蚀刻制程的第一部分中，可以执行回蚀刻技术以暴露上层间介电质80的顶表面，同时使用流动式材料(例如，光刻胶等)的保护膜(未示出)，保护在底部以及沿着在第一开口63内衬有第一导电材料75的侧壁的一部分的导电表面。可以通过诸如双氧水的湿化学蚀刻剂去除暴露的导电材料。在蚀刻制程的第二部分中，去除保护膜(例如，通过用氧等离子体灰化光刻胶)，并且可以将表面再次暴露于湿化学蚀刻剂一段时间，调整该时间以去除侧壁上的第一导电材料75的薄衬层，但是在第一开口63的底部留下第一导电材料膜75。在蚀刻制程结束时，在第一开口63底部保留约2纳米至约5纳米厚的第一导电材料75的导电膜。图5示出形成第一导电材料75以及完成任何表面处理之后的结构的剖面示意图。

图6示出第二导电材料77，沉积在形成于第一开口63底部的第一导电材料75之上。可以使用例如原子层沉积制程于第一导电材料75上方选择性地形成第二导电材料77，在此期间，第二导电材料77的导电膜可以垂直生长以进一步增加第一开口63内的导电材料高度。在图6所示的范例中，在第二层间介电质78与第一导电材料75及第二导电材料77中的一者或两者之间，没有沿着第二层间介电质78侧壁的衬层。省略衬层可允许形成较低电阻的接触。应当理解，虽然在图6所示的范例中，原子层沉积技术已用于形成部分填充的接触结构，在一些其他实施例中，诸如选择性化学气相沉积的其他沉积方法可以用于形成类似的结构。

根据一些实施例，在图6的范例中，第一导电材料75的导电表面可以包括氮化钛，以及第二导电材料77可以包括使用例如原子层沉积技术选择性地沉积在氮化钛上的钨(w)。使用两个自限表面反应的序列，在氮化钛表面上形成钨的第一原子层。在第一反应步骤中使用的前驱物气体可以包括例如五氯化钨，以及流速为约100sccm至约1000sccm的载气(例如，氩气)。反应室压力可以在约1托至约60托，以及温度可以在约摄氏400度至约摄氏500度。在第二反应步骤中使用的前驱物气体可以包括例如流速为约10000sccm至约16000sccm的氢气或硅烷，以及流速为约100sccm至约1000sccm的载气(例如，氩气)。反应室压力可以在约1托至约60托，以及温度可以在约摄氏400度至约摄氏500度。在每个反应步骤之后，将反应室吹净。

在氮化钛表面上形成钨的第一原子层之后，钨的每个随后的层都沉积在钨表面上。可以执行不同次序的两个自限表面反应以沉积钨的第二原子层。在第一反应步骤中使用的前驱物气体可以包括例如五氯化钨气体以及流速为约100sccm至约1000sccm的载气(例如，氩气)。反应室压力可以在约1托至约60托，以及温度可以在约摄氏400度至约摄氏500度。第二反应步骤中使用的前驱物可包括流速为约10,000sccm至约16,000sccm的氢气、以及流速为约100sccm至约1000sccm的载气(例如，氩气)。反应室压力可以在约1托至约60托，以及温度可以在约摄氏400度至约摄氏500度。在每个反应步骤之后，将反应室吹净。该次序以及每个反应步骤之后的吹净步骤，构成了原子层沉积沉积制程的一个循环。可以通过原子层控制来调整原子层沉积循环的数量以生长第二导电材料77的目标厚度。在一些实施例中，于制程变异范围内，选择目标厚度使得第二导电材料77的顶表面与第二层间介电质78的顶表面基本上齐平。在一些实施例中，第二导电材料的上表面与第二层间介电质78的上表面在5纳米以内。

图7示出一个或多个第二开口85，其延伸穿过上层间介电质80和蚀刻停止层21以暴露下方的导电部件，例如接触插塞74的顶表面。可以使用图案化遮罩来图案化上层间介电质80和蚀刻停止层21以形成第二开口85，例如图案化光刻胶层(未示出)以暴露垂直位于接触插塞74上方的上层间介电质80顶表面的一部分。可以执行使用(例如，非等向性反应离子蚀刻)两步骤蚀刻制程以蚀刻源极/漏极接触导孔开口85。第一步骤中使用的蚀刻剂可以去除暴露的上层间介电质80并停止在蚀刻停止层21上。一旦暴露出蚀刻停止层21，就可以在第二步骤中切换蚀刻剂以去除蚀刻停止层21，并停止在接触插塞74所暴露的导电顶表面上。可以在蚀刻制程完成之后，使用例如灰化技术去除光刻胶层以去除图案化的遮罩。

如图7所示，第二开口85的底面已形成为与第一开口63中的第二导电材料77大致相同的深度。通过插入适当厚度的第二导电材料77以部分填充第一开口63来大致均衡上层间介电质80中所有开口的深度，可以增强用于同时填充第一开口63和第二开口85的剩余部分之后续沉积步骤的间隙填充能力。在一些实施例中，使用单一选择性沉积技术，其中在导电底表面上形成导电填充材料并垂直生长。如果一对紧密间隔的开口具有实质不同的深度，则较浅的开口较早填充，此后，填充材料可横向侵蚀邻近深开口的顶部孔。这可能会导致深开口顶部的收缩，从而阻塞反应物，并增加形成空隙缺陷的可能性。使用第二导电材料77的部分填充可以减少/消除这种机制，以防止在图7所示之上层间介电质80的开口中发生填充不完全。

在图8中，已经沉积第三导电材料88/89以同时形成源极/漏极接触导孔88及栅极接触导孔89。在图8所示的范例中，第三导电材料88/89可以是多晶钨。可以通过使用选择性化学气相沉积技术垂直生长第三导电材料88/89，而不形成任何导电衬层，其可以允许较低的电阻接触。多晶钨的选择性沉积可以使用六氟化钨或五氯化钨作为前驱物。也可以使用wfx或wclx类型的其他类似前驱物化学品。通过还原反应：wf6+3h2→w+6hf、或2wcl5+5h2→2w+5hcl，可以在约1托至约50托的压力下将前驱物气体与氢气以约0.1％至约1.5％的比例混合，并在约200℃至约400℃的温度下形成钨。在图8所示的实施例中，钨可以基本上选择性地形成在接触插塞74和第二导电材料77之上，因为还原反应需要由氢气分解形成的氢原子(或氢自由基)，该氢原子相对于介电表面偏向出现于金属表面上。其他金属，例如钴、或钌，也可以用作第三导电材料88/89，并且使用选择性化学气相沉积技术沉积。还应理解，尽管在图8所示的范例中，选择性化学气相沉积技术已分别用于形成源极/漏极和栅极接触导孔结构88和89，在一些其他实施例中，其他沉积方法，例如原子层沉积，或多个循环的连续沉积及蚀刻制程步骤、或前述的组合，可用于形成相似的结构。如图8所示，在完成第三导电材料88/89的沉积之后，可以通过合适的平坦化技术(例如，通过化学机械研磨)去除上层间介电质80介电表面上的任何多余导电材料，从而形成嵌入在上层间介电质80中的源极/漏极接触导孔88及栅极接触导孔89的两者。

图8是根据本发明的一些实施例，示出垂直内连线结构，可用于电性和物理性连接鳍式场效晶体管(例如，鳍式场效晶体管60)的电极以及随后形成的第一金属线。源极/漏极接点90包括两个导电部件：第三导电材料88(例如，源极/漏极接触导孔88)垂直堆叠于源极/漏极接触插塞74上方，与例如源极/漏极电极54形成电性连接。栅极接点92包括彼此垂直堆叠的三个导电部件：在第二导电材料77上方形成的第三导电材料89(例如，栅极接触导孔)，以及位于第二导电材料77下方的第一导电材料75。在本文所述的实施例中，在形成栅极接点92的垂直堆叠中使用的导电材料不包括导电衬层。在一些其他实施例中，沉积制程及材料可能需要导电衬层以防止沉积的导电材料从第一开口63的壁上脱落或扩散到周围的介电质中。如上所述，消除对导电衬层的需求有助于降低导电垂直堆叠的电阻，从而有助于形成低接触电阻接点，特别是在接点直径较小时。第一导电材料75与例如导电栅极层64进行物理及电性连接。在图8中所示，对导电栅极层64的电性连接设置在浅沟槽隔离区62的一部分之上。这暗示着图8中的栅极接点92和导电栅极层64连接到鳍式场效晶体管的栅极电极，类似于图8右侧鳍片58上方所示的鳍式场效晶体管60的导电栅极电极层64。

图9示出可以用来在上层间介电质80之上形成第一金属(m1)内连线层100的制程流程。如图9所示的一些实施例中，第一金属内连线层100的导电元件可以包括横向导电线(例如，第一金属线108)并且省略形成垂直导电导孔。可以在上层间介电质80上方沉积蚀刻停止层(esl)111，并且可以在蚀刻停止层111上方沉积包括一个或多个介电层的第一金属间介电质(imd1)110。可以使用与以上参考图2描述的用于蚀刻停止层21和上层间介电质80的材料与制程相似的材料与制程来形成蚀刻停止层111和第一金属间介电质110。可以使用适当的微影和蚀刻技术(例如，采用碳氟化合物化学的非等向性反应离子蚀刻)来图案化第一金属间介电质110，以形成第一金属线108的开口。第一金属线108的开口可以是延伸穿过第一金属间介电质110以暴露源极/漏极接触导孔88和栅极接触导孔89的顶部导电表面的纵向沟槽。蚀刻技术可以利用多个步骤。例如，第一主要蚀刻步骤可以去除第一金属间介电层110的一部分介电材料并停止在蚀刻停止层111上。然后，可以切换蚀刻剂以去除蚀刻停止层111的介电材料。也可以使用多重遮罩。

仍参照图9，可以沉积一种或多种导电材料以填充形成第一金属线108的沟槽。开口可以首先衬有导电扩散阻障材料，然后填充沉积于导电扩散阻障衬层之上的导电填充材料。在一些实施例中，可以在导电扩散阻障衬层之上沉积一层薄的导电晶种层，以帮助启动用导电填充材料填充开口的电镀沉积步骤。导电扩散阻障衬层可包括氮化钽、钽、氮化钛、钛、钴等、或前述的组合的一层或多层。导电填充层可以包括金属，例如铜、铝、钨、钴、钌等、或前述的组合、或前述的多层。可以通过任何合适的方法来沉积用于形成第一金属线108的导电材料，例如化学气相沉积、等离子体增强化学气相沉积、物理气相沉积、原子层沉积、等离子体增强原子层沉积、电镀、无电电镀等。在一些实施例中，导电晶种层可以是与导电填充层相同的导电材料，并且可以使用适当的沉积技术来沉积(例如化学气相沉积、等离子体增强化学气相沉积、原子层沉积、等离子体增强原子层沉积、或物理气相沉积等)。可以通过平坦化制程(例如，化学机械研磨制程)去除开口外部的第一金属间介电质110上方的任何多余导电材料，从而形成第一金属间介电质110的介电质区的顶表面，该顶表面与第一金属线108的导电区的顶表面基本上共平面。可以在图9所示的第一金属内连线层上方形成多个内连线层。

本公开描述了形成垂直导电的低接触电阻栅极接点(例如，栅极接点92)以将导电栅极层64连接至上方各别的第一金属线108的结构。应该理解，在本公开中所描述实施例的面向可以用于形成其他低电阻的垂直导电元件，例如对鳍式场效晶体管的源极/漏极电极的接触。实施例描述了使用多步骤沉积制程制造包括在垂直堆叠中形成的多个导电层的栅极接触结构(例如，栅极接点92)。垂直导电堆叠不包括任何沿着堆叠侧面的导电衬层(通常用作粘着层)。这降低了栅极接点92的接触电阻，因为衬层材料的电阻率通常高于用于形成垂直导电堆叠的块状导电材料。

诸如本文公开的实施例提供同时填充栅极接触开口63(见图3)及相对浅的源极/漏极接触导孔开口85(见图5)的方法。此方法涉及多步骤间隙填充制程，部分填充较深的开口，使得部分填充的开口深度与较浅的开口深度匹配，从而允许多步骤间隙填充制程的单个最终沉积步骤同时填充两个开口，并且减少孔洞缺陷的发生，如先前所述。沉积最终的导电填充层(例如，初级金属88/89)之后的单个平坦化步骤可用于镶嵌栅极接点92和源极/漏极接点90，从而降低制造成本。

如上所述，本公开中所描述的接触结构及方法通过减少紧密间隔接触的不完全间隙填充而提供降低接触电阻、降低制程成本、以及提高制造产率的优点，从而增强将集成电路微缩化至较小尺寸及较高密度的能力。

在一实施例中，一种形成半导体结构的方法包括于基板上形成第一介电层；于第一介电层中形成第一导电部件，第一导电部件电性连接至第一导电区；形成第二介电层于第一介电层及第一导电部件之上；延伸穿过第一介电层及第二介电层形成第一开口，暴露第二导电区；于第一开口中形成第一导电材料；在第一开口中的第一导电材料之上形成第二导电材料；形成图案化遮罩于第二介电层之上，图案化遮罩覆盖第一开口以及暴露垂直于第一导电部件之上的第二介电层的区域；使用图案化遮罩作为遮罩，于第二介电层中形成第二开口，第二开口暴露第一导电部件的一部分；去除图案化遮罩；以及于第一开口及第二开口中沉积第三导电材料，第三导电材料填充第一开口及第二开口。在一实施例中，此方法还包括通过平坦化技术从第二介电层的顶表面去除第三导电材料的多余部分。在一实施例中，图案化遮罩覆盖第二导电材料并填充第一开口，同时形成第二开口。在一实施例中，形成第二导电材料包括执行原子层沉积制程。在一实施例中，形成第一导电材料包括沿着第二介电层的上表面、沿着第一开口的侧壁、以及沿着第一开口的底部形成第一导电材料的层；以及从第二介电层的上表面以及沿着第一开口的侧壁去除第一导电材料。在一实施例中，去除第一导电材料包括从第二介电层的上表面去除第一导电材料；以及在从第二介电层的上表面去除第一导电材料之后，从第二介电层的侧壁去除第一导电材料。在一实施例中，第二导电材料的一上表面与第一介电层的上表面齐平。

在一实施例中，一种形成半导体结构的方法包括于基板上形成第一介电层；于第一介电层中形成第一导电部件；形成第二介电层于第一介电层及第一导电部件之上；延伸穿过第一介电层及第二介电层形成第一开口；沿着第一开口的底部沉积第一导电材料，于第一开口中的第二介电层的侧壁没有第一导电材料；形成第二导电材料于第一导电材料之上，其中在第一开口中的第二介电层的侧壁的至少一部分没有第二导电材料；形成图案化遮罩于第二介电层之上，图案化遮罩覆盖第一开口以及暴露垂直于第一导电部件之上的第二介电层的区域；从图案化遮罩暴露的区域去除第二介电层的一部分，去除第二介电层的部分形成第二开口，第二开口暴露第一导电部件的一部分；移除图案化遮罩；以及沉积第三导电材料，第三导电材料填充第一开口及第二开口，其中第一导电部件以及于第二开口中的第三导电材料形成第一导电元件，其中第一导电材料、第二导电材料、以及于第一开口中的第三导电材料形成第二导电元件。在一实施例中，第二导电材料接触第二介电层。在一实施例中，第三导电材料接触第二介电层。在一实施例中，第二导电材料的上表面与第一介电层的上表面基本上齐平。

在一实施例中，一种半导体结构包括第一介电层，于基板上；第二介电层，于第一介电层之上；第一导电元件，延伸穿过第一介电层及第二介电层，第一导电元件包括：第一导电部件，于第一介电层中，连接至第一电极；以及第二导电部件，于第二介电层中，连接至第一导电部件；以及第二导电元件，延伸穿过第一介电层及第二介电层，第二导电元件包括：下导电层，连接至第二电极；以及中间导电层，于下导电层之上；以及上导电层，于第二介电层中。在第二导电元件中，中间导电层介于上导电层及下导电层之间。在一实施例中，于第二导电元件的上导电层中的导电材料与第一导电元件的第二导电部件为相同材料。在一实施例中，上导电层、第二导电部件、以及第二介电层的上表面是平面的。

以上概述数个实施例的部件，以便在本发明所属技术领域中技术人员可更易理解本发明实施例的观点。在本发明所属技术领域中技术人员应理解，他们能以本发明实施例为基础，设计或修改其他制程和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中技术人员也应理解到，此类等效的制程和结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围之下，做各式各样的改变、取代和替换。