1.一种三维(3d)存储设备，包括：
衬底；
存储叠层，其包括在所述衬底上方交错的导电层和电介质层；
nand存储串的阵列，每个nand存储串垂直延伸穿过所述存储叠层；
多个逻辑处理兼容器件，其在所述nand存储串的阵列上方；
半导体层，其在所述逻辑处理兼容器件上方并与所述逻辑处理兼容器件接触；
焊盘引出互连层，其在所述半导体层上方；以及
氢阻挡层，其垂直位于所述半导体层与所述焊盘引出互连层之间，其中，所述氢阻挡层被配置为阻挡氢排出。
2.根据权利要求1所述的3d存储设备，其中，所述氢阻挡层包括高介电常数(高k)电介质材料。
3.根据权利要求2所述的3d存储设备，其中，所述高k电介质材料包括氧化铝。
4.根据权利要求1-3中任一项所述的3d存储设备，其中，所述氢阻挡层的厚度在约1nm和约100nm之间。
5.根据权利要求1-4中任一项所述的3d存储设备，其中，所述氢阻挡层横向延伸以覆盖所述半导体层。
6.根据权利要求1-5中任一项所述的3d存储设备，其中，所述氢阻挡层被配置为在所述3d存储设备的制造期间阻挡氢从所述逻辑处理兼容器件排出到所述焊盘引出互连层中或穿过所述焊盘引出互连层。
7.根据权利要求1-6中任一项所述的3d存储设备，还包括：
第一键合层，其在所述nand存储串的阵列上方并包括多个第一键合触点；
第二键合层，其在所述逻辑处理兼容器件下方并且在所述第一键合层上方且包括多个第二键合触点；以及
键合界面，其垂直位于所述第一键合层和所述第二键合层之间，其中，所述第一键合触点在所述键合界面处与所述第二键合触点接触。
8.根据权利要求7所述的3d存储设备，还包括：
第一互连层，其垂直位于所述nand存储串的阵列和所述第一键合层之间；以及
第二互连层，其垂直位于所述第二键合层和所述逻辑处理兼容器件之间，
其中，所述逻辑处理兼容器件通过所述第一互连层和所述第二互连层以及所述第一键合触点和所述第二键合触点电连接到所述nand存储串的阵列。
9.根据权利要求8所述的3d存储设备，还包括垂直延伸穿过所述氢阻挡层和所述半导体层以将所述焊盘引出互连层和所述第二互连层电连接的触点。
10.根据权利要求9所述的3d存储设备，还包括在所述触点与所述氢阻挡层之间的氢阻挡间隔件。
11.根据权利要求1-10中任一项所述的3d存储设备，其中，所述半导体层包括单晶硅。
12.根据权利要求1-11中任一项所述的3d存储设备，还包括位于所述焊盘引出互连层上方的钝化层。
13.根据权利要求12所述的3d存储设备，其中，所述钝化层包括氮化硅。
14.一种三维(3d)存储设备，包括：
衬底；
第一氢阻挡层，其在所述衬底上方；
多个逻辑处理兼容器件，其在所述第一氢阻挡层上方；
半导体层，其在所述逻辑处理兼容器件上方并与所述逻辑处理兼容器件接触；
第二氢阻挡层，其在所述半导体层上方；以及
焊盘引出互连层，其在所述第二氢阻挡层上方，
其中，所述第一氢阻挡层和所述第二氢阻挡层被配置为在所述3d存储设备的制造期间阻挡氢从所述逻辑处理兼容器件排出。
15.根据权利要求14所述的3d存储设备，其中，所述第一氢阻挡层和所述第二氢阻挡层中的每一个包括高介电常数(高k)电介质材料。
16.根据权利要求15所述的3d存储设备，其中，所述高k电介质材料包括氧化铝。
17.根据权利要求14-16中任一项所述的3d存储设备，其中，所述第一氢阻挡层和所述第二氢阻挡层中的每一个的厚度在约1nm和约100nm之间。
18.根据权利要求14-17中任一项所述的3d存储设备，其中，所述第一氢阻挡层和所述第二氢阻挡层横向延伸以在垂直方向上包封所述逻辑处理兼容器件。
19.根据权利要求14-18中任一项所述的3d存储设备，还包括：
第一键合层，其在所述衬底上方并且包括多个第一键合触点；
第二键合层，其在所述逻辑处理兼容器件下方并且在所述第一键合层上方且包括多个第二键合触点；以及
键合界面，其垂直位于所述第一键合层和所述第二键合层之间，其中，所述第一键合触点在所述键合界面处与所述第二键合触点接触。
20.根据权利要求19所述的3d存储设备，其中，所述第一氢阻挡层垂直位于所述第二键合层和所述逻辑处理兼容器件之间。
21.根据权利要求19或20所述的3d存储设备，还包括垂直延伸穿过所述第二氢阻挡层和所述半导体层的触点。
22.根据权利要求21所述的3d存储设备，还包括在所述触点与所述第二氢阻挡层之间的氢阻挡间隔件。
23.根据权利要求14-22中任一项所述的3d存储设备，其中，所述半导体层包括单晶硅。
24.根据权利要求14-23中任一项所述的3d存储设备，还包括在所述焊盘引出互连层上方的钝化层。
25.根据权利要求24所述的3d存储设备，其中，所述钝化层包括氮化硅。
26.一种用于形成三维(3d)存储设备的方法，包括：
形成各自在第一衬底上方垂直延伸的nand存储串的阵列；
在第二衬底上形成多个逻辑处理兼容器件；
将所述第一衬底和所述第二衬底以面对面的方式键合，其中，在键合后，所述逻辑处理兼容器件位于所述nand存储串的阵列上方；
将所述第二衬底减薄以形成在所述逻辑处理兼容器件上方并与所述逻辑处理兼容器件接触的半导体层；以及
在所述半导体层上方形成第一氢阻挡层，其中，所述第一氢阻挡层包括高介电常数(高k)电介质材料。
27.根据权利要求26所述的方法，还包括：
在所述第一氢阻挡层上方形成焊盘引出互连层；以及
将所述焊盘引出互连层退火以将氢扩散到所述逻辑处理兼容器件中，
其中，在所述退火之后，所述第一氢阻挡层阻挡氢从所述逻辑处理兼容器件排出到所述焊盘引出互连层中或穿过所述焊盘引出互连层。
28.根据权利要求27所述的方法，还包括：在所述退火之前，在所述焊盘引出互连层上方形成钝化层，其中，所述钝化层包括富含氢的氮化硅。
29.根据权利要求27或28所述的方法，还包括：在所述退火之前，将氢注入到所述焊盘引出互连层中。
30.根据权利要求27-29中任一项所述的方法，还包括：在形成所述焊盘引出互连层之前，形成垂直延伸穿过所述第一氢阻挡层和所述半导体层以电连接到所述焊盘引出互连层的触点。
31.根据权利要求30所述的方法，还包括在所述触点和所述第一氢阻挡层之间形成氢阻挡间隔件。
32.根据权利要求27-31中任一项所述的方法，还包括在所述第二衬底上的所述逻辑处理兼容器件上方形成第二氢阻挡层。其中，所述第二氢阻挡层包括高k电介质材料，并且在所述退火之后阻挡氢从所述逻辑处理兼容器件排出。
33.根据权利要求26-32中任一项所述的方法，还包括：
在所述第一衬底上方的所述nand存储串的阵列上方形成第一互连层；
在所述第一互连层上方形成包括多个第一键合触点的第一键合层；
在所述第二衬底上的所述逻辑处理兼容器件上方形成第二互连层；以及
在所述第二互连层上方形成包括多个第二键合触点的第二键合层。
34.根据权利要求33所述的方法，其中，所述键合包括所述第一键合层和所述第二键合层的混合键合，使得所述第一键合触点在键合界面处与所述第二键合触点接触。
35.根据权利要求26-34中任一项所述的方法，其中，所述第一氢阻挡层的高k电介质材料包括氧化铝。
36.根据权利要求26-35中任一项所述的方法，其中，所述第一氢阻挡层的厚度在约1nm和约100nm之间。