三维存储器及其制备方法与流程

本申请涉及半导体制造技术领域，尤其涉及一种三维存储器及其制备方法。

背景技术：

三维(3dimension,3d)存储器作为一种典型的垂直沟道式三维存储器，通常包括衬底以及位于衬底上的堆叠结构。三维存储器的工艺制备过程中，需要先在堆叠结构内形成贯穿堆叠结构的多个沟槽，然后通过沟槽沿衬底及存储结构外延生长形成“l”形状半导体结构。但是，在外延生长形成“l”形状半导体结构的过程中，存在半导体结构生长不良及不均匀的问题，导致制备三维存储器的可靠性低。

技术实现要素：

基于上述半导体结构生长不均一的问题，本申请提供了一种三维存储器的制备方法，在沿存储结构形成第一半导体结构的过程中，衬底上设有隔离层，避免存储结构与衬底一起形成半导体结构而导致形成的半导体结构不均一，从而提高制备三维存储器的可靠性。

第一方面，本申请提供了一种三维存储器的制备方法。三维存储器的制备方法包括：

提供衬底；

在所述衬底上形成隔离层；

在所述隔离层远离所述衬底的一侧形成堆叠结构层，且在所述堆叠结构层中形成包括阻挡层与半导体层的存储结构；其中，所述阻挡层围设在所述半导体层的周边；

刻蚀朝向所述衬底一侧的部分所述存储结构，以暴露出所述半导体层；

沿暴露出的所述半导体层形成第一半导体结构；其中，所述第一半导体结构连接所述半导体层，且至少部分所述隔离层位于所述衬底与所述第一半导体结构之间。

在一种实施方式中，在所述“沿暴露出的所述半导体层形成第一半导体结构”之后或之前，所述制备方法还包括：

去除所述隔离层，以暴露出所述衬底；

沿暴露出的所述衬底形成第二半导体结构；其中，所述第二半导体结构连接所述第一半导体结构。

在一种实施方式中，在所述“在所述衬底上形成隔离层”之后，且在所述“在所述隔离层远离所述衬底的一侧形成堆叠结构层”之前，所述制备方法还包括：

在所述隔离层上形成牺牲层；

在所述“刻蚀朝向所述衬底一侧的部分所述存储结构，以暴露出所述半导体层”之前，所述制备方法还包括：

刻蚀所述牺牲层，以暴露出所述存储结构邻近所述衬底的一侧。

在一种实施方式中，所述“在所述堆叠结构层中形成包括阻挡层与半导体层的存储结构”包括：

刻蚀所述堆叠结构层，以形成贯穿所述堆叠结构层的沟道孔；

沿所述沟道孔的侧壁形成阻挡层；

在所述沟道孔内形成半导体层。

在一种实施方式中，在所述“在所述堆叠结构层中形成包括阻挡层与半导体层的存储结构”之后，且在所述“刻蚀朝向所述衬底一侧的部分所述存储结构，以暴露出所述半导体层”之前，所述制备方法还包括：

刻蚀所述堆叠结构层，以形成贯穿所述堆叠结构层的沟槽；

在所述沟槽的槽壁上形成保护层；

刻蚀所述沟槽底部的保护层，以露出所述牺牲层或所述隔离层；其中，在刻蚀所述牺牲层的过程中，所述沟槽侧壁的保护层用于保护所述堆叠结构层。

在一种实施方式中，在所述“沿暴露出的所述衬底形成第二半导体结构”之前，所述制备方法还包括：

去除所述沟槽侧壁上的保护层。

在一种实施方式中，在所述“沿暴露出的所述衬底形成第二半导体结构”之后，所述制备方法还包括：

通过所述沟槽将所述堆叠结构层中的导电层置换为栅极层。

在一种实施方式中，所述存储结构包括依次层叠设置的阻挡层、存储层、隧穿层以及半导体层。

在一种实施方式中，所述隔离层的厚度大于所述阻挡层及所述隧穿层的厚度之和。

第二方面，本申请提供一种三维存储器。三维存储器采用如上所述三维存储器的制备方法制备。

在本申请实施例中，在沿存储结构形成第一半导体结构的过程中，衬底上设有隔离层，避免存储结构与衬底一起形成半导体结构相互影响而导致形成的半导体结构不均一，使得形成的第一半导体结构更加均一且厚度容易调控，从而提高了三维存储器的可靠性。

附图说明

为了更清楚地说明本申请的技术方案，下面将对实施方式中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以如这些附图获得其他的附图。

图1是本申请提供的三维存储器制备方法在第一实施例中的流程示意图；

图2a-2i是图1所示制备三维存储器部分步骤对应的工艺截面示意图；

图3是图1所示步骤s140的流程示意图；

图4是本申请提供的三维存储器的制备方法在第二实施例中的流程示意图；

图5a-5e是图4所示制备三维存储器部分步骤对应的工艺截面示意图。

具体实施方式

下面将结合本申请实施方式中的附图，对本申请实施方式中的技术方案进行描述，显然，所描述的实施方式仅仅是本申请一部分实施方式，而不是全部的实施方式。在不冲突的情况下，本申请的实施方式及实施方式中的特征可以相互组合。基于本申请中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本申请保护的范围。

三维存储器通常包括衬底以及位于衬底上绝缘层与栅极层交替堆叠形成的堆叠结构层。三维存储器的制备过程中，栅极层采用导电性较高的材料，例如金属钨，由于在堆叠结构层内形成存储结构，需要先在堆叠结构层内形成贯穿堆叠结构的多个沟道孔，但是刻蚀金属工艺难，因此为了降低刻蚀堆叠结构层打孔的难度，在衬底上先形成绝缘层与导电层，在后续工艺中将导电层置换为栅极层。

在将导电层置换为栅极层之前，需要刻蚀堆叠结构层以形成贯通所述堆叠结构层的沟槽，通过所述沟槽将所述导电层置换为所述栅极层。研究人员基于现有形成的沟槽，通过沟槽沿衬底及与衬底垂直的存储结构形成“l”形状半导体结构，以使半导体结构连接衬底与存储结构的内部结构。但是基于衬底与存储结构的位置及结构不同，使得半导体结构生长不良及不均匀，从而导致制备三维存储器的可靠性较低。

基于传统三维存储器的制备方法存在的缺陷，本案提供一种三维存储器的制备方法，沿存储结构及衬底形成“l”形状半导体结构的过程分开，即存储结构侧壁形成的半导体结构和衬底上形成的半导体结构分开，能够提高“l”形半导体结构生长良率及均一性，从而提高三维存储器的可靠性。本案还提供一种采用此三维存储器的制备方法制备而成的三维存储器100。

请一并参阅图1及图2a-图2i。图1是本申请提供的三维存储器100的制备方法在第一实施例中的流程示意图；图2a-2i是图1所示制备三维存储器100部分步骤对应的工艺截面示意图。本具体实施例中三维存储器100可以是但不限于3dnand存储器。

三维存储器100的制备方法，包括但不仅限于s110至s1120。s110至s1120详细介绍如下。

s110：提供衬底10。

可以理解的，衬底10用于支撑在其上的器件结构。衬底10可以是si衬底10、ge衬底10、sige衬底10、soi(silicononinsulator，绝缘体上硅)衬底10或goi(germaniumoninsulator，绝缘体上锗)衬底10等。在本申请实施例中，以衬底10为硅衬底10为例来进行描写。

在一种实施方式中，对衬底10离子注入，以增加衬底10的导电性。在其他实施例中，也可不对衬底10进行离子注入，本申请并不受限制。在本申请实施例中，以对衬底10进行离子注入为例来进行描写。

在本实施方式中，对衬底10注入离子，以增加衬底10的导电性，为三维存储器100提供电子或空穴。

s120：在衬底10上形成隔离层20。

如图2a所示，隔离层20位于衬底10上。可以理解的，附图中的所有层的厚度仅为示意，不为实际比例。隔离层20用于隔离衬底10与隔离层20的上层结构，保护衬底10，从而保证制备的三维存储器100的可靠性。其中，隔离层20能够采用绝缘材料，例如，氧化物层。在本申请实施例中，对隔离层20采用的材料不做具体限定。在一种实施方式中，在衬底10的上采用原子沉积工艺形成隔离层20。

s130：在隔离层20上形成牺牲层30。

如图2a所示，牺牲层30位于隔离层20远离衬底10的一侧。可以理解的，牺牲层30在后续工艺步骤中会被去除。其中，牺牲层30采用的材料与隔离层20采用的材料不同，使得去除牺牲层30的工艺步骤中，隔离层20能够保留。

s140：在隔离层20远离牺牲层30的一侧形成堆叠结构层40，且在堆叠结构层40中形成包括阻挡层51与半导体层52的存储结构50；其中，阻挡层51围设在半导体层52的周边。

可以理解的，由于形成堆叠结构层40是在形成牺牲层30之后，也即堆叠结构层40位于牺牲层30远离隔离层20的一侧。多层绝缘层41与多层导电层42交替设置于牺牲层30远离衬底10的一侧。绝缘层41和导电层42采用沉积方式。其中，沉积方法可以包括化学气相沉积(cvd、pecvd、lpcvd、hdpcvd)、原子层沉积(ald)、物理气相沉积方法如分子束外延(mbe)、热氧化、蒸发或溅射等方法。绝缘层41的材料可以是但不限于氧化物材料，导电层42的材料可以是但不限于氮化物材料。

其中，堆叠结构层40的层数本领域技术人员可以根据实际需要进行选择，例如32层、64层、96层、128层、192层或者其他层数。一般来说，堆叠结构层40的层数越多，三维存储器100的集成度越高。

其中，请一并参阅图2b及2c及图3，图3是图1所示步骤s140的流程示意图。在堆叠结构层40中形成包括阻挡层51与半导体层52的存储结构50包括：

s141：刻蚀堆叠结构层40，以形成贯穿堆叠结构层40的沟道孔401(channelhole，ch)。

如图2b所示，沟道孔401的结构仅为示例，实际结构可以为圆柱形，锥形，环形等，并不为限制。

在形成沟道孔401的过程中，刻蚀堆叠结构层40及隔离层20，以露出衬底10。其中，形成贯穿堆叠结构层40的沟道孔401的过程中，刻蚀到衬底10表面截止或者刻蚀掉部分衬底10，本实施例以刻蚀掉部分衬底10为例。在一种实施方式中，刻蚀堆叠结构层40及阻隔层20形成沟道孔401能够采用光刻工艺。

s142：沿沟道孔401的侧壁形成阻挡层51。

如图2c所示，阻挡层51将堆叠结构中的层结构与沟道孔401隔离。阻挡层51的材料可以是但不限于氧化物材料。其中，阻挡层51用于阻挡沟道孔401内的其他结构与堆叠结构层40的导电层42连接，从而保证三维存储器100的可靠性。阻挡层51的材料可以为氧化物(如sio2)，也可以为高介电常数(高k)材料(如al2o3)与其它氧化物的复合层，在本申请并不限制。

s143：在沟道孔401内形成半导体层52。

其中，在沟道孔401内形成半导体层52之前，还包括：在阻挡层51上形成存储层及遂穿层。其中，图2b中沟道孔401内的层结构仅标识出阻挡层51及半导体层52，未标识位于阻挡层51与半导体层52之间的存储层及遂穿层。上述各层可以使用ald工艺沉积形成。

存储层可以为电荷俘获型存储层，其材料具体可以包括氮化物(如sin)或氮氧化物(如sion)，也可以为其材料的复合层。存储层存储有电子。阻挡层51间隔存储层及导电层42。遂穿层采用绝缘材料，例如氧化物。遂穿层间隔存储层及沟道孔401内的半导体层52与存储层。

可以理解的，存储结构50包括依次层叠设置的阻挡层51、存储层、隧穿层以及半导体层52。也即，在沟道孔401内依次形成阻挡层51、存储层、隧穿层及半导体层52。其中，在一种实施方式中，阻挡层51、存储层、隧穿层可以例如分别为sio2层、sin层、sio2层，从而形成ono叠层结构。

s150：刻蚀堆叠结构层40，以形成贯穿堆叠结构层40的沟槽402。

如图2d所示，形成贯穿堆叠结构层40的沟槽402的过程中，刻蚀到隔离层20的表面截止，或者刻蚀到深入隔离层20。本实施例仅以刻蚀到隔离层20的表面作为示例。其中，沟槽402的结构仅为示例，实际结构可以为圆柱形，锥形，环形等，并不为限制。在一种实施方式中，沟槽402为栅极沟槽402。也即，刻蚀堆叠结构层40，以形成贯穿堆叠结构层40的沟槽402，是制备三维存储器100中栅极线的工艺。

s160：在沟槽402的槽壁上形成保护层53。

如图2d所示，保护层53沿沟槽402的轴向设置。其中，保护层53与存储结构50的层结构相匹配，以使在去除部分存储结构50的过程中，保护层53能够保护堆叠结构层40，避免堆叠结构层40被刻蚀。在一种实施方式中，保护层53包括依次层叠设置的氮化硅层、氧化硅层及氮化硅层的多层结构。在其他实施方式中，保护层53也可以为单层或其他层数的结构。

s170：刻蚀沟槽402底部的保护层53，以露出牺牲层30或隔离层20；其中，在刻蚀牺牲层30的过程中，沟槽402侧壁的保护层53用于保护堆叠结构层40。

如图2e所示，在保护层53形成之后，沟槽402底部的保护层53会被刻蚀掉，只保留沟槽402侧壁上的保护层53。沟槽402侧壁上的保护层53，能够保护堆叠结构层40，避免在后续工艺中刻蚀存储结构50和/或刻蚀隔离层20的过程中刻蚀掉堆叠结构层40。

在一种实施方式中，刻蚀沟槽402底部保护层53的过程中，刻蚀到牺牲层30截止，以露出牺牲层30。在此实施方式中，仅需刻蚀沟槽402底部的保护层53，能够保证刻蚀的准确性，从而提高制备三维存储器100的可靠性。

如图2e所示，在另一实施方式中，刻蚀沟槽402底部保护层53的过程中，也将牺牲层30去除，刻蚀到隔离层20截止，以露出隔离层20。在此实施方式中，去除沟槽402底部的保护层53与去除牺牲层30采用同一道工艺，简化了制备三维存储器100的工艺步骤。

s180：刻蚀朝向衬底10一侧的部分存储结构50，以暴露出半导体层52。

如图2f所示，刻蚀朝向衬底10一侧的部分存储结构50，以暴露出半导体层52包括：刻蚀存储结构50中暴露出来的阻挡层51、存储层、隧穿层，暴露出半导体层52。存储结构50中的阻挡层51、存储层、隧穿层为ono层结构。在刻蚀存储结构50中暴露出来的ono层，以暴露出半导体层52的过程中，至少部分隔离层20位于衬底10上，也即衬底10未相对沟槽402露出。

其中，如图2d所示，存储结构50位于三维存储器100的内部，因此在刻蚀朝向衬底10一侧的部分存储结构50时，需要去除衬底10上的一层或多层结构，以露出存储结构50邻近衬底10的一侧。

在一种实施方式中，在“刻蚀朝向衬底10一侧的部分存储结构50，以暴露出半导体层52”之前，制备方法还包括：

刻蚀牺牲层30，以暴露出存储结构50邻近衬底10的一侧。

如图2e所示，存储结构50邻近衬底10的一侧被暴露。可以理解的，在刻蚀去除牺牲层30的过程中，位于沟槽402侧壁的保护层53，能够保护堆叠结构层40，避免堆叠结构层40被刻蚀，从而保证三维存储器100制备方法的可靠性。

s190：沿暴露出的半导体层52形成第一半导体结构54；其中，第一半导体结构54连接半导体层52，且至少部分隔离层20位于衬底10与第一半导体结构54之间。

如图2g所示，第一半导体结构54沿半导体层52生长填充部分堆叠结构层40与衬底10之间的缝隙，可以理解的，第一半导体结构54沿垂直于半导体层52的方向延伸。其中，第一半导体结构54通过外延工艺而成。外延工艺是指在单晶基底上生长一层跟单晶基底具有相同晶格排列的单晶材料。外延层可以是同质外延层(si/si)，也可以是异质外延层(sige/si或sic/si等)。实现外延生长包括分子束外延(mbe)、超高真空化学气相沉积(uhv/cvd)、常压及减压外延(atm&rpepi)等。

可以理解的，第一半导体结构54采用的材料可以为外延生长的单晶硅，也可以为其它合适的半导体材料。在本申请实施例中，以半导体结构为选择性外延生长单晶硅(selectiveepitaxygrowth，seg)为例来进行描写。

其中，在本申请实施例中，在形成第一半导体结构54的过程中，由于衬底10上仍设有隔离层20，使得沿半导体层52形成第一半导体结构54的过程中，无法沿衬底10外延生长，避免沿衬底10外延生长半导体结构时干扰第一半导体结构54的形成，使得第一半导体结构54生长更加均一，提高了三维存储器100的验收水平(waferaccepttest，wat)，从而提高了三维存储器100的良率。

在一种实施方式中，隔离层20的厚度大于阻挡层51及隧穿层的厚度之和。

可以理解的，隔离层20的厚度大于阻挡层51及隧穿层的厚度之和，以使刻蚀存储结构50以露出半导体层52时，至少部分隔离层20保留于衬底10上，从而避免衬底10相对沟槽402露出，从而使得在沿半导体层52形成第一半导体结构54的过程中，无法沿衬底10生长形成半导体结构。

s1100：去除隔离层20，以暴露出衬底10。

如图2h所示，隔离层20被去除，以使衬底10相对沟槽402露出。衬底10相对沟槽402露出，使得能够采用外延工艺沿衬底10上生长半导体结构。

s1110：沿暴露出的衬底10形成第二半导体结构55；其中，第二半导体结构55连接第一半导体结构54。

第二半导体结构55也通过外延工艺而成。其中，在本申请实施例中，以第一半导体结构54与第二半导体结构55采用相同的材料为例进行描写，在其他实施例中，第一半导体结构54与第二半导体结构55采用的材料也能够不同，本申请并不限制。

如图2i所示，第二半导体结构55沿衬底10生长填充部分堆叠结构层40与衬底10之间的部分缝隙，在其他实施例中，第二半导体结构55也能够填充堆叠结构层40与衬底10之间的全部缝隙，本申请并不限制。可以理解的，第二半导体结构55沿垂直于衬底10的方向延伸。如图2g所示，第一半导体结构54沿水平方向生长，第二半导体结构55沿垂直方向生长，第一半导体结构54与第二半导体结构55形成“l”形的半导体结构。

在本申请实施例中，沿存储结构50侧壁形成的第一半导体结构54和衬底10上形成的第二半导体结构55分开，使得形成的第一半导体结构54及第二半导体结构55的厚度容易调控，并且第一半导体结构54与第二半导体结构55合并的位置和变化窗口足够，从而使得形成的第一半导体结构54及第二半导体结构55更加均一，从而提高了三维存储器100的良率。

s1120：通过沟槽402将堆叠结构层40中的导电层42置换为栅极层43。

如图2i示，堆叠结构层40中的导电层42被置换为栅极层43。其中，栅极层43的导电性大于导电层42的导电性能。在一种实施方式中，栅极层43采用金属材料，导电层42采用氮化物或氮氧化物，例如，栅极层43采用导电性能较高的金属钨，导电层42采用导电性较差的氮化硅。通过沟槽402将导电层42置换为栅极层43，避免先沉积栅极层43对在堆叠层结构打孔及开槽造成困难。

其中，在将导电层42置换为栅极层43之前，还包括：去除沟槽402侧壁上的保护层53。

在一种实施方式中，去除沟槽402侧壁上的保护层53在形成第二半导体结构55之后。

在此实施方式中，在形成第二半导体结构55后，沟槽402侧壁上的保护层53仍保留。沟槽402侧壁的保护层53，不仅在刻蚀去除隔离层20的过程中，能够保护堆叠结构层40，而且在形成第一半导体结构54与第二半导体结构55的过程中，第一半导体结构54与第二半导体结构55无法进入堆叠结构层40内，从而提高了制备三维存储器100的可靠性。

在另一种实施方式中，去除沟槽402侧壁上的保护层53在形成第二半导体结构55之前。

在本申请实施方式中，去除沟槽402侧壁的保护层53之后再形成第二半导体结构55，避免在去除沟槽402侧壁的保护层53时，损伤已经形成的第二半导体结构55，从而提高三维存储器100的可靠性。

请继续参阅图4及图5a-图5e。图4是本申请提供的三维存储器100的制备方法在第二实施例中的流程示意图。图5a-5e是图4所示制备三维存储器100部分步骤对应的工艺截面示意图。以下主要说明本实施例与前述实施例的区别，本实施例与前述实施例相同的大部分技术内容后文不再赘述。

三维存储器100的制备方法，包括但不仅限于s210至s2110。s210至s2110详细介绍如下。

s210：提供衬底10。

对衬底10离子注入，以增加衬底10的导电性。在其他实施例中，可不对衬底10进行离子注入，并不受限制。本实施例以对衬底10进行离子注入为例。

s220：在衬底10上依次形成隔离层20、牺牲层30及堆叠结构层40。

可以理解的，在衬底10的上采用沉积工艺形成隔离层20、牺牲层30及堆叠结构层40。沉积方法可以包括化学气相沉积(cvd、pecvd、lpcvd、hdpcvd)、原子层沉积(ald)、物理气相沉积方法如分子束外延(mbe)、热氧化、蒸发或溅射等方法。其中，堆叠结构层40包括多层交替设置的绝缘层41与导电层42。绝缘层41的材料可以是但不限于氧化物材料，导电层42的材料可以是但不限于氮化物材料。

s230：刻蚀堆叠结构层40，以形成贯穿堆叠结构层40的沟道孔401。

s240：在沟道孔401内形成存储结构50。

存储结构50包括依次层叠设置的阻挡层51、存储层、遂穿层及半导体层52。半导体层52的材料可选为与隧穿层的材料具有较大的刻蚀选择比，例如可以包括：多晶硅、sin或其他高k材料(如alo、zro等)。

s250：刻蚀堆叠结构层40，以形成贯穿堆叠结构层40的沟槽402。

如图5a所示，沟槽402的结构仅为示例，实际结构可以为圆柱形，锥形，环形等，并不为限制。在一种实施方式中，沟槽402为栅极沟槽402。也即，刻蚀堆叠结构层40，以形成贯穿堆叠结构层40的沟槽402，是制备三维存储器100中栅极线的工艺。

s260：刻蚀沟槽402底部的保护层53，以露出牺牲层30或隔离层20。

可以理解的，在刻蚀沟槽402底部的保护层53之前，在沟槽402的槽壁(侧壁与底壁)上形成保护层53。如图5b所示，刻蚀沟槽402底部的保护层53，保留沟槽402侧壁的保护层53。沟槽402侧壁上的保护层53，能够保护堆叠结构层40，避免在后续工艺中刻蚀存储结构50和/或刻蚀隔离层20的过程中刻蚀掉堆叠结构层40。

s270：去除隔离层20，以暴露出衬底10。

如图5b所示，衬底10相对沟槽402露出，而存储结构50未被刻蚀，使得存储结构50中的半导体层52被存储结构50中的外层结构包裹。可以理解的，在去除隔离层20的过程中，存储结构50中位于半导体层52外层的遂穿层至少部分保留，以隔离半导体层52与沟槽402。

其中，由于牺牲层30为隔离层20的上层结构，因此在去除隔离层20之前还应去除牺牲层30，使衬底10与堆叠结构层40之间形成缝隙，以暴露出衬底10。

s280：沿暴露出的衬底10形成第二半导体结构55。

如图5c所示，第二半导体结构55沿半导体层52生长填充部分堆叠结构层40与衬底10之间的缝隙，可以理解的，第二半导体结构55沿垂直于衬底10的方向延伸。其中，第二半导体结构55通过外延工艺而成。外延工艺是指在单晶衬底10上生长一层跟衬底10具有相同晶格排列的单晶材料。第二半导体结构55采用的材料可以为外延生长的单晶硅，也可以为其它合适的半导体材料。在本申请实施例中，以第二半导体结构55为选择性外延生长单晶硅(selectiveepitaxygrowth，seg)为例来进行描写。

其中，在本申请实施例中，在形成第二半导体结构55的过程中，由于存储结构50中的半导体层52被包裹，使得沿衬底10形成第二半导体结构55的过程中，无法沿存储结构50中的半导体层52外延生长，避免沿半导体层52结构生长的半导体结构干扰沿衬底10外延生长的第二半导体结构55，使得第二半导体结构55生长更加均匀，从而提高了三维存储器100的电性能测试(waferaccepttest，wat)性能。

s290：刻蚀朝向衬底10一侧的部分存储结构50，以暴露出半导体层52。

如图5d所示，刻蚀朝向衬底10一侧的部分存储结构50，以暴露出半导体层52包括：刻蚀存储结构50中暴露出来的阻挡层51、存储层、隧穿层，暴露出半导体层52。存储结构50中的阻挡层51、存储层、隧穿层为ono层结构。

s2100：沿暴露出的半导体层52形成第一半导体结构54；其中，第一半导体结构54连接第二半导体结构55。

第一半导体结构54也通过外延工艺而成。其中，在本申请实施例中，以第一半导体结构54与第二半导体结构55采用相同的材料为例进行描写，在其他实施例中，第一半导体结构54与第二半导体结构55采用的材料也能够不同，本申请并不限制。

如图5e所示，第一半导体结构54沿半导体层52生长填充部分堆叠结构层40与衬底10之间的缝隙，可以理解的，第一半导体结构54沿垂直于半导体层52的方向延伸。第一半导体结构54沿水平方向生长，第二半导体结构55沿垂直方向生长，第一半导体结构54与第二半导体结构55形成“l”形的半导体结构。

在本申请实施例中，沿存储结构50侧壁形成的第一半导体结构54和衬底10上形成的第二半导体结构55分开，使得形成的第一半导体结构54及第二半导体结构55的厚度容易调控，并且第一半导体结构54与第二半导体结构55合并的位置和变化窗口足够，从而使得形成的第一半导体结构54及第二半导体结构55更加均一，从而提高了三维存储器100的良率。

s2110：通过沟槽402将堆叠结构层40中的导电层42置换为栅极层43。

如图5e所示，堆叠结构层40中的导电层42被置换为栅极层43。其中，栅极层43的导电性大于导电层42的导电性能。在一种实施方式中，栅极层43采用金属材料，导电层42采用氮化物或氮氧化物，例如，栅极层43采用导电性能较高的金属钨，导电层42采用导电性较差的氮化硅。通过沟槽402将导电层42置换为栅极层43，避免先沉积栅极层43对在堆叠层结构打孔及开槽造成困难。

以上对本申请实施方式进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施方式的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本申请的限制。