半导体结构及其制造方法与流程

分案申请

本申请是2015年05月18日提交的标题为“半导体结构及其制造方法”、专利申请号为201510252597.3的分案申请。

本发明涉及半导体结构及其制造方法。

背景技术：

金属氧化物半导体场效应晶体管(mosfet)的按比例缩小能够持续改进速度、性能、功能密度和生产成本。进一步改进mosfet性能的一种方式是通过向晶体管的沟道区域选择性施加应力。应力使半导体晶格变形(即，发生应变)，并且变形进而影响半导体的能带排列和晶格结构。

为了增强金属氧化物半导体(mos)器件的性能，可以在mos器件的沟道区域中引入应力以提高载流子迁移率。通常，期望在源极-漏极方向上在n型mos(“nmos”)器件的沟道区域中引入拉伸应力，而在源极-漏极方向上在p型mos(“pmos”)器件的沟道区域中引入压缩应力。

用于向pmos器件的沟道区域施加压缩应力的通用方法是通过在源极和漏极区域中生长sige应力源。这种方法通常包括以下步骤：在硅衬底上形成栅极堆叠件，在栅极堆叠件的侧壁上形成间隔件，在硅衬底中以及邻近栅极间隔件形成凹槽，以及在凹槽中外延生长sige应力源。然后执行退火。由于sige比硅具有更大的晶格常数，所以其在退火之后扩展并向对应的mos器件的沟道区域施加压缩应力，其中沟道区域位于源极sige应力源和漏极sige应力源之间。

技术实现要素：

为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种半导体结构，包括：衬底；以及外延区域，部分地设置在所述衬底中，包括：具有大于所述衬底的第二晶格常数的第一晶格常数的物质；所述物质的浓度分布从接近所述衬底的部分到逐渐远离所述衬底的部分单调增加；和多层结构，所述多层结构的每一层的所述物质的平均浓度均不同于其他层，所述多层结构包括：第一层，邻近所述外延区域与所述衬底的界面，并且所述第一层中的所述物质的平均浓度为从约10％至约40％，所述第一层包括：底部厚度；和横向厚度，其中，所述底部厚度与所述横向厚度的厚度比率为约2；和第二层，设置所述第一层上方，包括：底部，具有从约20％至约50％的所述物质的浓度；和掺杂物。

在上述半导体结构中，从周期表的第四族元素中选择所述物质。

在上述半导体结构中，所述第一层的所述底部厚度为从约10nm至约20nm。

在上述半导体结构中，所述底部包括从约5nm至约20nm的垂直厚度。

在上述半导体结构中，所述第二层中的所述掺杂物包括从约1.5e20/cm³至约3e20/cm³的掺杂浓度。

在上述半导体结构中，所述第一层包括掺杂浓度低于1e19/cm³的掺杂物。

在上述半导体结构中，还至少包括位于所述衬底上并且邻近所述外延区域的栅极和间隔件。

根据本发明的另一方面，还提供了一种半导体结构，包括：栅极，位于衬底的顶部上；以及外延区域，邻近所述栅极设置在漏极区域和源极区域的至少一个中，所述外延区域包括：锗浓度分布，从接近所述衬底的部分到逐渐远离所述衬底的部分单调增加；以及多层结构，包括：第一层，邻近所述外延区域与所述衬底的界面；并且所述第一层中的平均锗浓度为从约10％至约40％，所述第一层包括：底部厚度；和横向厚度，其中，所述底部厚度与所述横向厚度的厚度比率为约2；和第二层，设置在所述第一层上方，包括：底部，具有从约20％至约50％的锗浓度。

在上述半导体结构中，所述第一层的所述底部厚度为从约10nm至约20nm。

在上述半导体结构中，所述底部包括从约5nm至约20nm的垂直厚度。

在上述半导体结构中，所述第二层包括从约1.5e20/cm³至约3e20/cm³的硼浓度。

在上述半导体结构中，所述第二层中的所述锗浓度包括梯度分布。

在上述半导体结构中，所述第一层还包括低于1e19/cm³的硼掺杂浓度。

在上述半导体结构中，所述第一层中的所述锗浓度包括梯度分布，其中，最高浓度与最低浓度之间的差值为10％。

根据本发明的另一方面，还提供了一种用于制造半导体结构的方法，包括：在衬底中形成凹槽；以及形成外延区域，所述外延区域包括多层结构，所述多层结构具有大于所述衬底的第二晶格常数的第一晶格常数的物质，包括：通过原位生长形成邻近所述外延区域与所述衬底的界面的第一层，所述第一层的所述物质的平均浓度为从约10％到约40％；和通过原位生长操作在所述第一层上方形成第二层，所述第二层的底部具有从约20％到约50％的所述物质的浓度；和在所述第一层和所述第二层中形成掺杂物。

在上述方法中，形成所述凹槽包括：通过湿蚀刻、干蚀刻或它们的组合来蚀刻所述衬底。

在上述方法中，形成所述外延区域包括：执行循环沉淀蚀刻操作、选择性外延生长或它们的组合。

在上述方法中，在所述第一层中形成掺杂物包括：利用选自基本由iii-v族元素组成的组中的掺杂物，执行原位掺杂或离子注入操作。

在上述方法中，在所述第二层中形成掺杂物包括：使用硼执行原位掺杂或离子注入操作。

在上述方法中，还包括：在所述第二层上方形成具有基本为所述第二晶格常数的覆盖层。

附图说明

当结合附图进行阅读时，根据以下详细的描述来更好地理解本发明的各个方面。注意的是，根据行业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增大或减小各个部件的尺寸。

图1是根据一些实施例的与栅极相邻的具有关于第一层的细节的外延区域的截面图。

图2是根据一些实施例的与栅极相邻的具有关于第二层的细节的外延区域的截面图。

图3是根据一些实施例的具有外延区域和栅极的晶体管的截面图。

图4是根据一些实施例的用于制造半导体结构的方法的操作流程。

图5至图9是根据本发明一些实施例的在用于制造具有两个外延区域和所述两个外延区域之间的栅极的晶体管的方法中的操作的截面图。

图10示出了根据本发明一些实施例的外延区域的浓度分布分布与电流增益之间的关系。

具体实施方式

以下公开提供了许多不同的用于实施本发明主题的不同特征的实施例或实例。以下描述部件或配置的具体实例以简化本发明。当然，这些仅仅是实例而不旨在限制。例如，在以下的描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件之间形成额外的部件使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在多个实例中重复参考标号和/或字母。这些重复是为了简化和清楚的目的，其本身并不指示所讨论的多个实施例和/或构造之间的关系。

此外，为了易于描述，在此可以使用空间关系术语诸如“在…之下”、“下面”、“下部”、“在…之上”、“上部”等以描述图中所示一个元件或部件与另一个(一些)元件或部件的关系。除图中所示的定向之外，空间关系术语旨在包括器件在使用或操作中的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，本文所使用的空间关系描述符可因此进行同样的解释。

增大晶体管的驱动电流的一种方式是在源极和漏极区域中加入ge。然而，增大ge的浓度还会增加泄漏电流。泄漏电流的另一原因可能是形成在晶格失配周围的位错。载流子可出现在晶格失配区域附近，从而引起泄漏电流或电荷累积。

泄漏电流会促进截止(off)漏极电流，其会降低作为开关的mos性能并且还会增加功耗。亚阈值泄漏(包括亚阈值导通、栅极氧化物泄漏和反向偏置结泄漏)会消耗高性能vlsi芯片的总功耗的一半以上。

尽管增加ge浓度会增加应力，这同样还会增加泄漏电流。解决这种问题的一种方式是形成多层区域，在源极和漏极区域中每一层都具有不同的ge浓度。通过使ge浓度分布保持单调增加，可以观察到随着多层的底层的ge浓度的增加，驱动电流和泄漏电流也增加。然而，存在ge浓度分布的一个范围，在该范围内驱动电流水平比泄漏电流水平上升得更快。还存在ge浓度分布的另一范围，在该范围内驱动电流水平比泄漏电流水平上升得更慢。因此，根据晶体管的具体要求，可以采用ge浓度的适当范围以产生具有最少量的泄漏电流和最大量的驱动电流的最佳性能水平。通过诸如硼掺杂水平和保持恒定的多层区域的厚度的其他因素，可以根据对泄漏电流和驱动电流提出的限制来找到ge浓度水平的范围。

本文的多个实施例是示例性实例而不用于限制本发明的范围且不限制多个所附权利要求的范围。本发明的实施例包括用于新型sige外延源极/漏极区域的方法和装置，其具有改进的性能、降低的结泄漏和减小的短沟道效应。在一些实施例中，控制ge浓度用于调节源极和漏极区域的晶格应变。形成具有不同ge浓度和不同硼掺杂水平的多个sige层。最后，继续原位外延工艺以形成覆盖层。

图1示出了示例性实施例的所选部件的截面图。外延区域201是指cmos器件中的pmos或nmos晶体管中的源极和漏极区域。外延区域201包括设置在衬底200上的多层区域，其中衬底200在一些实施例中可以为硅衬底。

可选地，衬底200可包括：元素半导体，诸如晶体结构的硅或锗；化合物半导体，诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；或它们的组合。可能的衬底还包括绝缘体上硅(soi)衬底。使用注氧隔离(simox)、晶圆接合和/或其他适当方法来制造soi衬底。一些示例性衬底包括绝缘层。绝缘层包括任何适当的材料，包括氧化硅、蓝宝石、其他适当的绝缘材料和/或它们的组合。示例性绝缘层可以是埋氧层(box)。通过任何适当的工艺来形成绝缘体，诸如注入(例如，simox)、氧化、沉积和/或其他适当的工艺。在一些示例性finfet前体中，绝缘层是绝缘体上硅衬底的部件(例如，层)。根据本领域已知的设计要求，衬底200还可以包括各种掺杂区域(例如，p型阱或n型阱)。掺杂区域掺杂有诸如硼或bf2的p型掺杂物、诸如磷或砷的n型掺杂物或它们的组合。掺杂区域可直接形成在衬底200上、在p阱结构中、在n阱结构中、双阱结构中或使用凸起结构。衬底200可进一步包括各种有源区域，诸如被配置用于n型金属氧化物半导体晶体管器件的区域和被配置用于p型金属氧化物半导体晶体管器件的区域。衬底200还可以包括形成在衬底200中的诸如浅沟槽隔离(sti)部件的各种隔离部件以分离各个器件。

外延区域201部分地设置在衬底200上，其中外延区域201的一些部分位于衬底200的水平面之下，并且一些部分位于衬底200的水平面之上。外延区域201是凸起的源极/漏极结构以通过有效增加源极/漏极区域的表面积来实现低接触电阻并因此降低薄层电阻。在随后的工艺操作中，通过选择性外延生长(seg)，在外延区域201中外延生长诸如硅锗(sige)的半导体材料。在外延区域201内侧的半导体材料的晶格常数可大于在衬底200内侧的半导体材料的晶格常数。可以在进行外延生长时掺杂期望的杂质。在退火之后，sige恢复其晶格常数，因此向所生成的mos器件的沟道区域引入压缩应力。由于sige具有比硅大的晶格常数，所以其在退火之后扩展并向沟道区域施加压缩应力，其中沟道区域是衬底200的位于栅极202下方的部分。

仍然参照图1，第一层210的底部的厚度可大于侧部的厚度。例如，可以具有底部厚度h1和横向厚度w。从衬底200和第一层210之间的第一界面241到第一层210和第二层220之间的第二界面242测量底部厚度h1。在与如图1所示表面s平行的方向上，在衬底200的表面s下方约10纳米的深度d处测量横向厚度w。从第一界面241到第二界面242测量横向厚度w。在一些实施例中，底部厚度h1与横向厚度w的比率为约2。

由于外延区域201的ge浓度单调增加，因此可以适当地设计生长条件的控制。可通过在生长工艺期间调整ge前体流的浓度、温度和压力来调整外延区域201的ge浓度。在一个实例中，第一层210最接近衬底200并且包括从约20％至约32％的平均ge浓度。测量的百分比是原子百分比。通过使第一层210的顶部212处的ge浓度与底部211处的ge浓度的总和除以2来定义平均ge浓度。

参照图2，图1中的第二层220被划分为顶部222和底部221。第二层220的ge浓度大于第一层210的ge浓度。底部221可具有均匀的ge浓度。底部221处的均匀的ge浓度可以为约27％、31％或37％。不同的生长条件可应用于底部221。底部221处的ge浓度可以表示开始浓度。在一些实施例中，底部221的ge浓度可大于第一层210中的平均ge浓度以具有ge浓度的单调增加。

参照图2，在一些实施例中，顶部222和底部221可具有不同的掺杂浓度。掺杂浓度从底部221到顶部222单调增加。例如，顶部222可掺杂有具有约2.0e20/cm³的浓度的硼，而底部221可掺杂有具有约1.9e20/cm³的浓度的硼。在又一实例中，顶部222可掺杂有约2.1e20/cm³的浓度的硼，以及底部221可掺杂有约2.0e20/cm³的浓度的硼。任何一种掺杂浓度的组合都可以配置为产生用于优化器件性能的最适用的结果。其中，底部221可以是具有约10或12纳米的垂直厚度h2的薄膜。底部221中的垂直厚度h2可以短于第一层210中的底部厚度h1。然而，顶部222的厚度可以不具有有限的边界，只要ge和硼浓度分布单调增加即可。第二层220还可以包括三个、四个或多个部分，每个部分都具有不同的ge或掺杂物的平均浓度。每一个层都可包括均匀的ge或掺杂物掺杂分布。最顶部的层是覆盖层230。提供覆盖层230以降低sige区域的薄层电阻，从而为对将形成的到源极和漏极区域的接触件提供极好的接触特性。在一些实施例中，覆盖层可包括掺有硼的纯硅。

在一些实施例中，外延区域201还可以包括三个、四个或多个层，每一层都具有不同的ge或掺杂物的平均浓度。每一层都可以包括均匀的掺杂浓度。每一层都可以包括均匀或梯度ge浓度。ge浓度分布从下面的层到上面的层单调增加。硼掺杂浓度分布也单调地增加。例如，外延区域201可包括四层。第一层210为最底部的层，并具有约20％的平均ge浓度以及约2.1e20/cm³的均匀硼浓度。通过使给定层的顶部区域处的ge浓度与给定层的底部区域处的ge浓度的总和除以2来定义给定层的平均ge浓度。第二层220具有从约27％到约37％的梯度ge浓度和约2.2e20/cm³的均匀硼浓度。第三层(图2中未示出)具有约40％的平均ge浓度和约2.7e20/cm³的均匀硼浓度。第四层(图2中未示出)具有约41％至约47％的ge浓度梯度和约2.9e20/cm³的均匀硼浓度。

外延区域201嵌有硼掺杂的应力源材料并被覆盖层230覆盖。已知形成在硅衬底200中的源极和漏极区域中的sige由于源极和漏极区域中的sige与衬底200材料之间的晶格失配而在漏极和源极区域之间的沟道区域中创建单轴压缩应力。该压缩应力增加了载流子迁移率(空穴迁移率)，并且因此提高了晶体管性能。增加的载流子迁移率对于mosfet器件尤其重要。当形成诸如反相器的cmos电路时，优选nmos和pmos晶体管具有差不多对称的性能特性。通过增加载流子迁移率来增强mos晶体管性能，从而提高并平衡器件中的总体cmos性能。

在另一实施例中，如图3所示，栅极202设置在外延区域201之间，外延区域201可以为源极和漏极区域。一个或多个栅极202可形成在衬底200上方。栅极202包括栅极堆叠件，并且可包括密封层和其他适当的结构。栅极堆叠件具有界面层、栅极介电层、栅电极层和硬掩模层。应该理解，栅极堆叠件可包括附加层，诸如界面层、覆盖层、扩散/阻挡层、介电层和导电层、其他适当的层和/或它们的组合。界面层可通过任何适当的工艺形成为任何适当的厚度。示例性界面层包括氧化硅(例如热氧化物或化学氧化物)和/或氮氧化硅(sion)。通过任何适当的工艺在界面层上方形成栅极介电层。栅极介电层可包括介电材料，诸如氧化硅、氮化硅、氮氧化硅和高k介电材料、其他适当的介电材料和/或它们的组合。高k介电材料的实例包括hfo2、hfsio、hfsion、hftao、hftio、hfzro、氧化锆、氧化铝、二氧化铪-氧化铝(hfozi-al2o3)合金、其他适当的高k介电材料和/或它们的组合。通过任何适当的工艺在栅极介电层上方形成栅电极层。栅电极层包括任何适当的材料，诸如多晶硅、铝、铜、钛、钽、钨、钼、氮化钽、硅化镍、硅化钴、tin、wn、tial、tialn、tacn、tac、tasin、金属合金、其他适当的材料和/或它们的组合。可通过任何适当的工艺在栅电极层上方形成硬掩模层。硬掩模层包括任何适当的材料，例如氮化硅、sion、sic、sioc、旋涂玻璃(sog)、正硅酸乙酯(teos)、等离子体增强cvd氧化物(pe氧化物)、高纵横比工艺(harp)形成的氧化物和/或其他适当的材料。

参照图5，栅极间隔件203设置在栅极202的每一侧上并且可包括介电材料，诸如氮化硅、碳化硅、氮氧化硅、其他适当的材料和/或它们的组合。在一些实施例中，栅极间隔件203用于偏移随后形成的掺杂区域(诸如源极/漏极区域)。栅极间隔件203可进一步用于设计或修改源极和漏极区域的结的轮廓。

参照图6，形成的栅极202或栅极间隔件203可用作与栅极202或栅极间隔件203相邻的凹槽204的蚀刻掩模。获得的凹槽204的形状为“v状”。选择该形状以在沟道区域中或源极和漏极区域中接近沟道区域的部分中延伸sige应力。这种形状在沟道区域中创建了更加有效的压缩应力。凹槽204可具有与外延区域201的第二层220和第一层210的底部厚度h1对应的预定深度。在一些实施例中，凹槽204还可以为钻石形凹槽或其他多边形凹槽。

返回参照图4，从操作410至操作450描述用于在衬底200上形成外延区域201的操作。在图4和图5中，作为操作420的一部分，通过任何适当的一个或多个工艺形成栅极202的栅极堆叠件。例如，可通过包括沉积、光刻图案化和蚀刻工艺的操作来形成栅极堆叠件。沉积工艺包括化学汽相沉积(cvd)、物理汽相沉积(pvd)、原子层沉积(ald)、高密度等离子体cvd(hdpcvd)、金属有机cvd(mocvd)、远程等离子体cvd(rpcvd)、等离子体增强cvd(pecvd)、镀、其他适当的方法和/或它们的组合。光刻图案化工艺可用于限定栅极的边界。光刻图案化工艺包括光刻胶涂覆(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、清洗、干燥(例如，硬烘烤)、其他适当的工艺和/或它们的组合。可选地，实施光刻曝光工艺或者通过诸如无掩模光刻、电子束写入和离子束写入的其他适当的方法来替换。蚀刻工艺包括干蚀刻、湿蚀刻和/或其他蚀刻方法(例如，反应离子蚀刻)。

在图4和图6中，每个栅极间隔件203都可以包括一层或多层，每一层都包括氧化物、氮化硅、氮氧化硅(sion)和/或其他介电材料。在操作420中，可以使用常用技术来形成栅极间隔件203，常用技术诸如等离子体增强化学汽相沉积(pecvd)、低压化学汽相沉积(lpcvd)、次大气压化学汽相沉积(sacvd)等。栅极间隔件203的形成可包括毯式形成多个栅极间隔件层，然后执行蚀刻操作以去除栅极间隔件层的水平部分，使得可以形成栅极间隔件层的剩余的垂直部分。栅极间隔件203可形成为限定凹陷区域的边缘。栅极202和栅极间隔件203可用作注入掩模，并且可以在形成永久电极间隔件之后执行进一步的源极/漏极注入。蚀刻操作可包括多步骤蚀刻，以得到蚀刻选择性、灵活性和期望的蚀刻轮廓。

在操作420中，sti部件的形成可包括在衬底200中蚀刻沟槽并通过诸如氧化硅、氮化硅或氮氧化硅的绝缘材料填充沟槽。填充的沟槽可具有多层结构，诸如具有填充沟槽的氮化硅的热氧化衬垫层。可使用工艺序列来创建sti结构，诸如生长焊盘氧化物、形成低压化学汽相沉积(lpcvd)氮化物层、使用光刻胶和掩模图案化sti开口、在衬底200中蚀刻沟槽、任选地生长热氧化物沟槽衬垫以改进沟槽界面、用氧化物填充沟槽、使用化学机械平坦化(cmp)以进行回蚀刻、以及使用氮化物剥离以留下sti结构。可以在形成sti之后执行退火工艺。

在图4和图6中，在形成栅极202、栅极间隔件203和sti之后，可以如操作420之后的操作430所示形成凹槽204。凹槽204可以与栅极202相邻，并且提供其中将设置源极/漏极区域的区域。在一些实施例中，通过掩模元件(使从而保护衬底200的多个剩余区域免受蚀刻工艺的影响)，使用一个或多个光刻工艺来形成凹槽204。光刻工艺可包括在衬底200(例如，在硅层上)上面形成光刻胶层(抗蚀剂)、曝光刻胶来进行图案化、执行曝光后烘烤工艺、以及显影光刻胶以形成包括光刻胶的掩模元件。然后，掩模元件可用于保护衬底200的区域，同时蚀刻工艺在硅层中形成凹槽204。光刻图案化工艺包括光刻胶涂覆(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、清洗、干燥(例如，硬烘烤)、其他适当的工艺和/或它们的组合。可选地，实施光刻曝光工艺或者通过其他适当的方法(诸如无掩模光刻、电子束写入和离子束写入)来替换。在又一可选实施例中，光刻工艺可采用纳米印刷技术。

通过包括干蚀刻、湿蚀刻或干蚀刻和湿蚀刻的组合的各种方法来蚀刻不被掩模元件保护的区域。干蚀刻工艺可采用含氟气体(例如，cf4、sp6、ch2f2、chf3和/或c2f6)、含氯气体(例如，cl2、chcl3、ccl4和/或bcl3)、含溴气体(例如，hbr和/或chbr3)、含氧气体、含碘气体、其他适当的气体和/或等离子体或它们的组合。对于其中栅电极材料是多晶硅并且栅极介电材料是氧化物的示例性实施例，蚀刻工艺可以是湿蚀刻或干蚀刻、各向异性或各向同性的蚀刻工艺。对于各向异性工艺，可以执行反应离子蚀刻(rie)工艺。还可以使用诸如深反应离子蚀刻(drie)的另一种各向异性工艺。一种类型的drie是低温蚀刻，其可以包括诸如凝结在侧壁上的sioxfy官能团(源于六氟化硫和氧蚀刻气体)的侧壁钝化物并且保护它们免受横向蚀刻的影响。drie工艺还可以包括沉积化学惰性钝化层。(例如，c4f8(八氟环丁烷)源气体生成类似于聚四氟乙烯的物质。)执行伴随氢气导入的预烘烤工艺以清洁凹槽204的表面。

参照图4和图7，在形成凹槽204之后，如图4中的操作440和450所示以及还如图7和图8所示，在凹槽204区域中可以生长第一层210和第二层220。为了确定用于生长sige的最佳条件，可以使用回蚀刻与生长的比率(也被称为蚀刻与生长比率，或e/g比率)以限定工艺条件。e/g比率是回蚀刻气体(诸如hcl)的分压与生长气体(诸如用于ge供应源的geh4，以及用于si供应源的包括dcs、sih2cl2、sih4、si2h6或它们的组合)的加权分压的比率。在使用geh4、hcl和dcs的示例性实施例中，e/g比率可以表示为hcl、dcs和geh4的分压的函数。可能需要通过实验来找到geh4的精确估计重量。可以观察到，geh4比dcs具有更大的生长效应。换句话说，为了增加生长率，引入更多的geh4比引入更多的dcs更加有效。可选地，在恒定的温度和hcl、dcs和geh4的总体积下，e/g比率可以是分别具有hcl、dcs和geh4的流速的多种工艺气体的多种流速的函数。可能需要通过实验来找到geh4的精确估计重量。因此，可以进行实验来找到包括用于每一层的生长/蚀刻工艺的工艺气体和分压(或流速)的工艺条件。可以逐渐改变工艺气体的多种流速以减少组分的突变。在一些sige区域中，e/g比率可以是时间的函数。在一些实施例中，逐渐增加e/g比率可以增加生长率，因此与具有较小生长率的sige区域相比，实现较厚的sige区域。可以通过调整外延工艺的持续时间和/或整个制造工艺中的e/g比率来实现厚度的调节。

参照图4和图8，在一些实施例中，第二层220可以是掺有硼的sige区域，其中b2h6掺杂气体可用作前体。在通过选择性外延生长(seg)的外延生长期间，生长和蚀刻共存。在多个实施例的不同外延阶段，生长速率可大于或小于蚀刻速率，因此对应的净效应可以是生长或蚀刻。在一些实施例中，在室中使用低压化学汽相沉积(lpcvd)来执行seg。硼掺杂浓度在第二层220内的不同区域也可以是不同的，如图9中的针对不同区域的具有点状分离线的第二层220所示。选择性蚀刻减少或基本去除了sige区域可能的异常生长，使得sige区域可具有改进的质量。此外，选择性蚀刻可以减少由于布局或其他工艺偏移所引起的sige区域异常生长。尽管sige的外延生长是优选的；然而，将sige设置于凹槽204区域内的其他形式也可以使用。用于在源极/漏极区域中沉积嵌入式应力源层的外延工艺可包括化学汽相沉积、超高真空化学汽相沉积(uhv-cvd)或分子束外延(mbe)。

参照图4和图9，最顶部的层是覆盖层230，如操作460所示其是最后形成的。也可以使用seg来形成硅帽或sige帽。用于形成含硅帽的多种工艺气体可包括硅烷(sih4)和hcl。如前所讨论的，在含硅帽的选择性生长中，生长和回蚀刻共存，而净效应是生长。还可以在含硅帽上形成刻面。因此，类似于形成sige区域，在含硅帽的选择性生长之后，可以执行任选的选择性回蚀刻以减少图案加载效应和改善含硅帽的轮廓。可以用对应的选择性生长来原位执行含硅帽的选择性回蚀刻。可通过调整工艺条件(诸如增加hcl的分压和/或减小硅烷的分压)来实现从选择性生长到选择性回蚀刻的转换。覆盖层230还可以通过原位掺杂方法来掺杂正性硼掺杂物。

在一个实施例中，在生长(例如，原位掺杂)期间将杂质添加到外延区域201中。示例性掺杂物包括砷、磷、锑、硼、二氟硼和/或其他可能的杂质。例如，用于硼的源包括在sige外延期间使用的乙硼烷(b2h6)气体和bf2。根据示例性实施例，可以实施除嵌入式应力源的外延生长之外的方法。可通过以原位方式向外延sige生长引入含硼气体来完成sige中的硼掺杂。还可以通过注入操作来形成硼或其他掺杂物。

可以在外延区域201内形成掺杂的sige的附加层以进一步增强性能。例如，第二层220可在底部221处具有约2e19/cm³的硼掺杂浓度以及在顶部222处具有约3e19/cm³的硼掺杂浓度。通过在本公开中前面描述的sige外延生长操作期间控制ge浓度，可以减少或消除在传统方法中观察到的短沟道效应和结泄漏问题。尽管在具体上下文中，即，sige、外延生长、用于pmos晶体管的源极/漏极区域中的嵌入式应力源下参照示例性实例描述了上述多个实施例，但还可以对nmos晶体管中的包括其他应力源材料(例如sic等)的其他半导体器件应用该发明概念。

参照图10，图10是示出分别与驱动电流(下文表示为开态电流增益(iongain))和泄漏电流(下文表示为基板泄漏电流(iboff)相关的第一层210和第二层220的ge浓度分布的等高线图。当第一层210中的平均ge浓度和第二层220中的初始ge浓度均增加时，以实线的等高线示出的开态电流增益也增加。然而，当第一层210中的平均ge浓度和第二层220中的初始ge浓度均增加时，以虚线的等高线示出的基板泄漏电流也增加。

在一个实施例中，如点301所示，第一层210具有约20％的平均ge浓度。第一层210还具有约18纳米的底部厚度和约9纳米的横向厚度(在图10中未示出)。第二层220具有约33％的初始ge浓度。第二层220还具有约2.2e20/cm³的硼掺杂浓度。根据图10，该实施例将产生接近2的开态电流和接近1的基板泄漏电流。

在另一个实施例中，如点302所示，第一层210具有约23％的平均ge浓度。第一层210还具有约18纳米的底部厚度和约9纳米的横向厚度(在图10中未示出)。第二层220具有约34％的初始ge浓度。第二层220还具有约2.2e20/cm³的硼掺杂浓度。根据图10，该实施例将产生接近4的开态电流和接近2的基板泄漏电流。

根据由点301和点302表示的两个实施例，它们均具有相同的硼掺杂浓度和相同的第一层的厚度，可以进行比较来理解ge浓度分布如何影响晶体管的驱动电流和泄漏电流的结果。因此，调整浓度分布将优化器件的性能。

本发明的一些实施例提供了一种半导体结构，其包括衬底和部分设置在衬底中的外延区域。外延区域包括具有的晶格常数大于衬底的晶格常数的物质。该物质在外延区域的浓度分布从外延区域的底部到外延区域的顶部呈现单调增加。外延区域还包括多层结构。多层结构的第一层具有为约2的高度与宽度比。第一层是紧挨衬底设置的层，并且第一层具有的物质的平均浓度为从约20％到约32％。第二层设置于第一层上方。第二层的底部具有的物质的平均浓度为从约27％到约37％。

在本发明的一些实施例中，从周期表的第四族元素中选择所述物质。

在本发明的一些实施例中，第一层的底部厚度为从约14nm至约17nm。

在本发明的一些实施例中，底部包括从约9nm至约14nm的垂直厚度。

在本发明的一些实施例中，第二层中的掺杂物包括从约1.8e20/cm³至约2.6e20/cm³的掺杂浓度。

在本发明的一些实施例中，第一层包括掺杂浓度低于1e19/cm³的掺杂物。

在本发明的一些实施例中，本发明的半导体结构还至少包括位于衬底上并邻近外延区域的栅极和间隔件。

本发明的一些实施例提供了一种半导体结构，该半导体结构包括栅极、衬底和外延区域。外延区域邻近栅极设置在漏极区域和源极区域的至少一个中。外延区域包括锗浓度分布，其从底部到顶部单调增加。多层结构包括第一层和第二层。第一层接近衬底。第一层具有为约2的高度与宽度比。第一层中的平均锗浓度为从约20％至约32％。第二层位于第一层之上。第二层的底部具有的平均锗浓度为从约27％至37％。

在本发明的一些实施例中，第一层的垂直厚度为从约14nm至约17nm。

在本发明的一些实施例中，底部包括从约9nm至约14nm的垂直厚度。

在本发明的一些实施例中，第二层包括从约1.8e20/cm³至约2.6e20/cm³的硼浓度。

在本发明的一些实施例中，第二层中的锗浓度包括梯度分布。

在本发明的一些实施例中，第一层还包括低于1e19/cm³的硼掺杂浓度。

在本发明的一些实施例中，第一层中的锗浓度包括梯度分布，其中最高的浓度与最低的浓度之间的差值为10％。

本发明的一些实施例提供了一种用于制造半导体结构的方法。该方法包括：在衬底中形成凹槽；以及形成外延区域。形成外延区域的方法包括形成多层结构，其具有大于衬底的第二晶格常数的第一晶格常数的物质。通过原位生长，邻近衬底形成第一层，第一层的物质的平均浓度为从约20％到约32％。第二层形成于第一层上方。通过原位生长操作，第二层的底部具有的物质的浓度为从约27％到约37％。在第一层和第二层中形成掺杂物。

在本发明的一些实施例中，形成凹槽包括：通过湿蚀刻、干蚀刻或它们的组合来蚀刻衬底。

在本发明的一些实施例中，形成外延区域包括：执行循环沉淀蚀刻操作、选择性外延生长或它们的组合。

在本发明的一些实施例中，在第一层中形成掺杂物包括：利用选自基本由iii-v族元素组成的组中的掺杂物，执行原位掺杂或离子注入操作。

在本发明的一些实施例中，在第二层中形成掺杂物包括：使用硼执行原位掺杂或离子注入操作。

在本发明的一些实施例中，包括：在第二层上方形成具有基本为第二晶格常数的覆盖层。

上面论述了多个实施例的特征，使得本领域技术人员能够更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地以本公开为基础设计或修改用于实施与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还应该意识到，这些等同结构不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行各种变化、替换和改变。