一种多芯片堆叠封装结构及其制造方法与流程

本发明涉及半导体器件封装领域，属于h01l23/00分类号下，具体涉及一种多芯片堆叠封装结构及其制造方法。

背景技术：

对于半导体封装，多芯片封装可以实现小型化、多功能化以及低成本化，但是随着要求的不断提升，多芯片封装的薄型化和散热性能都需要进一步提升，如何在现有硅芯片的基础上实现更小型封装、更优的散热并防止封装体的翘曲或断裂，是本领域所一直追求目标。对于多芯片堆叠封装，其通过需要使用中间的再分布层实现上下层的互联，但是由于应力问题，会在再分布层上产生翘曲变形，使得再分布层不可靠，并且再分布层的应力从中间至边缘位置越来越集中，其边缘位置更易分层。

技术实现要素：

基于解决上述问题，本发明提供了一种多芯片堆叠封装结构的制造方法，其包括以下步骤：

提供第一封装体，所述第一封装体包括第一再分布层、第一芯片、多个通孔、第一塑封层、第一介电层和多个第一焊盘；其中，所述第一芯片焊接于所述第一再分布层上且位于第一封装体的中心区域，所述多个通孔设置于所述第一芯片周围且与所述第一再分布层电连接，所述第一塑封层密封所述第一芯片和所述多个通孔；述第一介电层设置于所述第一塑封层上，所述多个第一焊盘设置于所述第一介电层中，所述多个第一焊盘与所述多个通孔直接物理接触且电连接；

在所述第一介电层上形成第二再分布层；

在所述第二再分布层上形成第二介电层、多个第二焊盘和多个第三焊盘，所述多个第二焊盘和所述多个第三焊盘形成于所述第二介电层中；

提供第二封装体，所述第二封装体包括第二封装层、第二芯片和多个导电柱，其中，所述第二塑封层密封所述第二芯片和多个导电柱，所述多个导电柱电连接所述第二芯片且从所述第二塑封层的底面露出；

将所述第二芯片通过多个金属柱与所述多个第二焊盘电连接至所述第二再分布层；

所述多个第一焊盘和所述多个第二焊盘俯视观察时均呈v字形，且v字形开口背离所述中心区域。

其中，所述多个第二焊盘位于所述中心区域以外的所述周边区域，而所述多个第三焊盘位于所述中心区域。

其中，所述多个第三焊盘包括至少一冗余焊盘，其不与其他芯片电连接。

其中，所述多个第三焊盘通过其他导电柱与所述第二芯片电连接。

其中，所述多个导电柱仰视观察时均呈v字形，且该v字形的开口朝向所述中心区域。

其中，在所述第一介电层中还具有多个对准焊盘，所述多个对准焊盘位于所述多个第一焊盘的外侧，且所述多个对准焊盘的形状与所述多个第一焊盘的结构相同。

根据上述制造方法，本发明还提供了一种多芯片堆叠封装结构，其包括：

第一封装体，所述第一封装体包括第一再分布层、第一芯片、多个通孔、第一塑封层、第一介电层和多个第一焊盘；其中，所述第一芯片焊接于所述第一再分布层上且位于第一封装体的中心区域，所述多个通孔设置于所述第一芯片周围且与所述第一再分布层电连接，所述第一塑封层密封所述第一芯片和所述多个通孔；述第一介电层设置于所述第一塑封层上，所述多个第一焊盘设置于所述第一介电层中，所述多个第一焊盘与所述多个通孔直接物理接触且电连接；

第二再分布层，形成在所述第一介电层上；

第二介电层、多个第二焊盘和多个第三焊盘，形成在所述第二再分布层上，且所述多个第二焊盘和所述多个第三焊盘形成于所述第二介电层中；以及

第二封装体，所述第二封装体包括第二封装层、第二芯片和多个导电柱，其中，所述第二塑封层密封所述第二芯片和多个导电柱，所述多个导电柱电连接所述第二芯片且从所述第二塑封层的底面露出；所述第二芯片通过多个金属柱与所述多个第二焊盘电连接至所述第二再分布层；

所述多个第一焊盘和所述多个第二焊盘俯视观察时均呈v字形，且v字形开口背离所述中心区域。

其中，所述多个第二焊盘位于所述中心区域以外的所述周边区域，而所述多个第三焊盘位于所述中心区域；并且所述多个第三焊盘包括至少一冗余焊盘，其不与其他芯片电连接，所述多个第三焊盘的其他第三焊盘通过其他导电柱与所述第二芯片电连接。

其中，所述多个导电柱仰视观察时均呈v字形，且该v字形的开口朝向所述中心区域。

其中，在所述第一介电层中还具有多个对准焊盘，所述多个对准焊盘位于所述多个第一焊盘的外侧，且所述多个对准焊盘的形状与所述多个第一焊盘的结构相同。

本发明的优点如下：

本发明的多芯片堆叠封装结构利用将在更边缘的焊盘设置成v字形，以达到缓解再分布层的边缘应力问题，进一步防止边缘剥离。并且在本申请中，将对准标记和多个导电柱同样设置成v字形，以实现最大程度的防应力问题。此外，只有多个导电柱的v字形朝向内，以在两层间实现应力相抵消。

附图说明

图1-3为本发明的多芯片堆叠封装结构的制造方法的示意图；

其中，图1为本发明第一封装体的(a)剖面图和(b)俯视图；

图2为本发明设置第二再分布层的(a)剖面图和(b)俯视图；

图3为本发明键合了第二封装体的(a)剖面图和(b)俯视图。

具体实施方式

本发明旨在提供一种防止再分布层翘曲的多芯片堆叠封装结构。对于制造本发明的装置，具体方法包括：

参见图1，提供第一封装体，所述第一封装体包括第一再分布层1、多个凸点2、第一芯片3、多个通孔5、第一塑封层6、第一介电层7和多个第一焊盘8；其中，所述第一芯片3通过焊球4焊接于所述第一再分布层1上且位于第一封装体的中心区域(如图的虚线区域)，所述多个通孔5设置于所述第一芯片3周围且与所述第一再分布层1电连接，所述第一塑封层6密封所述第一芯片3和所述多个通孔5；所述第一介电层7设置于所述第一塑封层6上，所述多个第一焊盘8设置于所述第一介电层7中，所述多个第一焊盘8与所述多个通孔5直接物理接触且电连接。

其中，所述第一再分布层1包括多层介电层和多层金属布线层，另外，所述第一再分布层1还可以是布线基板或者中介板。所述第一芯片3设置于所述第一再分布层1的中心区域，而所述多个通孔5布置在所述中心区域以外，在该中心区域其应力较小，而在中心区域以外的边缘区域应力较大。

参见图1(b)，所述多个第一焊盘8俯视观察时呈v字形，所述v字形开口方向背离所述中心区域，以实现应力抵消。所述v字形开口可以是15-90度的开口，所述多个第一焊盘8呈环形分布在中心区域以外。该第一焊盘8为嵌入在所述第一介电层7中，其通过图案化开口并填充导电材料形成，所述导电材料优选为铜、铝、镍、钨等导电性较好的金属。

参见图1(a)，在所述多个第一焊盘8的周围还设置有多个对准焊盘9，所述对准标记9设置于第一封装体的四个角位置处，所述多个对准焊盘位于所述多个第一焊盘的外侧，且所述多个对准焊盘9的形状与所述多个第一焊盘7的结构相同，且可以在相同的步骤中形成。其可以实现进一步的应力缓冲。

参见图2(a)，在所述第一介电层7上形成第二再分布层10，所述第二再分布层10的结构与第一再分布层1的结构可以相同，也可以具有多层介电层和多层金属布线层结构的叠层结构。在所述第二再分布层10上形成第二介电层11、多个第二焊盘13和多个第三焊盘12，所述多个第二焊盘13和所述多个第三焊盘12形成于所述第二介电层11中。所述多个第二焊盘13与第一焊盘8的材质相同，且参见图2(b)，从俯视图中观察也呈v字形，其v字形开口也背离所述中心区域；所述多个第三焊盘12可以是常规的圆形或者方形形状。其中，所述多个第二焊盘13位于所述中心区域以外的所述周边区域，而所述多个第三焊盘12位于所述中心区域。

参见图3(a)，提供第二封装体，所述第二封装体包括第二封装层16、第二芯片14和多个导电柱15，其中，所述第二塑封层16密封所述第二芯片14和多个导电柱15，所述多个导电柱15电连接所述第二芯片14且从所述第二塑封层16的底面露出。参见图3(b)，所述多个导电柱15仰视观察时均呈v字形，且该v字形的开口朝向所述中心区域。将所述第二芯片14通过多个金属柱15与所述多个第二焊盘13电连接至所述第二再分布层10。

其中，所述多个第三焊盘12包括至少一冗余焊盘，其不与其他芯片电连接。除了这些冗余焊盘，其他第三焊盘12通过其他导电柱与所述第二芯片14电连接。

根据上述方法，本发明还提供了一种多芯片堆叠封装结构，参见图1-3，其包括(不再重复标注)：

第一封装体，所述第一封装体包括第一再分布层、第一芯片、多个通孔、第一塑封层、第一介电层和多个第一焊盘；其中，所述第一芯片焊接于所述第一再分布层上且位于第一封装体的中心区域，所述多个通孔设置于所述第一芯片周围且与所述第一再分布层电连接，所述第一塑封层密封所述第一芯片和所述多个通孔；述第一介电层设置于所述第一塑封层上，所述多个第一焊盘设置于所述第一介电层中，所述多个第一焊盘与所述多个通孔直接物理接触且电连接；

第二再分布层，形成在所述第一介电层上；

第二介电层、多个第二焊盘和多个第三焊盘，形成在所述第二再分布层上，且所述多个第二焊盘和所述多个第三焊盘形成于所述第二介电层中；以及

第二封装体，所述第二封装体包括第二封装层、第二芯片和多个导电柱，其中，所述第二塑封层密封所述第二芯片和多个导电柱，所述多个导电柱电连接所述第二芯片且从所述第二塑封层的底面露出；所述第二芯片通过多个金属柱与所述多个第二焊盘电连接至所述第二再分布层；

所述多个第一焊盘和所述多个第二焊盘俯视观察时均呈v字形，且v字形开口背离所述中心区域。

其中，所述多个第二焊盘位于所述中心区域以外的所述周边区域，而所述多个第三焊盘位于所述中心区域；并且所述多个第三焊盘包括至少一冗余焊盘，其不与其他芯片电连接，所述多个第三焊盘的其他第三焊盘通过其他导电柱与所述第二芯片电连接。

其中，所述多个导电柱仰视观察时均呈v字形，且该v字形的开口朝向所述中心区域。

其中，在所述第一介电层中还具有多个对准焊盘，所述多个对准焊盘位于所述多个第一焊盘的外侧，且所述多个对准焊盘的形状与所述多个第一焊盘的结构相同。

本发明的多芯片堆叠封装结构利用将在更边缘的焊盘设置成v字形，以达到缓解再分布层的边缘应力问题，进一步防止边缘剥离。并且在本申请中，将对准标记和多个导电柱同样设置成v字形，以实现最大程度的防应力问题。此外，只有多个导电柱的v字形朝向内，以在两层间实现应力相抵消。

本发明中使用的表述“示例性实施例”、“示例”等不是指同一实施例，而是被提供来着重描述不同的特定特征。然而，上述示例和示例性实施例不排除他们与其他示例的特征相组合来实现。例如，即使在另一示例中未提供特定示例的描述的情况下，除非另有陈述或与其他示例中的描述相反，否则该描述可被理解为与另一示例相关的解释。

本发明中使用的术语仅用于示出示例，而无意限制本发明。除非上下文中另外清楚地指明，否则单数表述包括复数表述。

虽然以上示出并描述了示例实施例，但对本领域技术人员将明显的是，在不脱离由权利要求限定的本发明的范围的情况下，可做出变型和改变。