布线结构的制作方法

本公开涉及一种布线结构和一种制造方法，且更特定来说涉及一种布线结构，其包含通过中间层附接在一起的至少两个导电结构，以及一种用于制造所述布线结构的方法。

背景技术：

随着电子工业的快速发展和半导体处理技术的进展，半导体芯片集成数量增加的电子组件，以实现更好的电性能和更多功能。相应地，半导体芯片具备更多的输入/输出(i/o)连接。为了制造包含具有数量增加的i/o连接的半导体芯片的半导体封装，用于承载半导体芯片的半导体衬底的电路层可能相应地增加。因此，半导体衬底的厚度可能相应地增加，并且半导体衬底的良率可能降低。

技术实现要素：

在一些实施例中，一种布线结构包括：(a)上部导电结构，其包含至少一个上部介电层和与所述上部介电层接触的至少一个上部电路层；(b)下部导电结构，其包含至少一个下部介电层和与所述下部介电层接触的至少一个下部电路层，其中所述下部导电结构的所述至少一个下部介电层基本上不含玻璃纤维；和(c)中间层，其安置于所述上部导电结构与所述下部导电结构之间，且将所述上部导电结构和所述下部导电结构接合在一起，其中所述上部导电结构电连接到所述下部导电结构。

在一些实施例中，一种布线结构包括：(a)上部导电结构，其包含至少一个上部介电层和与所述上部介电层接触的至少一个上部电路层；(b)下部导电结构，其包含至少一个下部介电层和与所述下部介电层接触的至少一个下部电路层；和(c)中间层，其安置于所述上部导电结构与所述下部导电结构之间并且将所述上部导电结构和所述下部导电结构接合在一起，其中所述上部导电结构电连接到所述下部导电结构，所述上部导电结构的热膨胀系数小于所述中间层的热膨胀系数，且所述中间层的所述热膨胀系数小于所述下部导电结构的热膨胀系数。

在一些实施例中，一种布线结构包括：(a)低密度堆叠结构，其包含至少一个介电层和与所述介电层接触的至少一个低密度电路层，其中所述低密度堆叠结构的所述至少一个介电层包含第一绝缘膜；(b)高密度堆叠结构，其安置在所述低密度堆叠结构上，其中所述高密度堆叠结构包含至少一个介电层和与所述高密度堆叠结构的所述介电层接触的至少一个高密度电路层；和(c)中间层，其安置于所述低密度堆叠结构与所述高密度堆叠结构之间并且将所述低密度堆叠结构和所述高密度堆叠结构接合在一起，其中所述低密度堆叠结构电连接到所述高密度堆叠结构，且所述中间层包含第二绝缘膜。

附图说明

当结合附图阅读时，可从以下具体实施方式容易地理解本公开的一些实施例的各方面。应注意，各种结构可能未按比例绘制，且各种结构的尺寸可出于论述的清楚起见而任意增大或减小。

图1显示本公开的一些实施例的布线结构的剖视图。

图2显示本公开的一些实施例的布线结构的剖视图。

图2a显示本公开的一些实施例的上部导电结构的基准标记的实例的俯视图。

图2b显示本公开的一些实施例的下部导电结构的基准标记的实例的俯视图。

图2c显示图2a的上部导电结构的基准标记和图2b的下部导电结构的基准标记的组合图像的俯视图。

图2d显示本公开的一些实施例的上部导电结构的基准标记的实例的俯视图。

图2e显示本公开的一些实施例的下部导电结构的基准标记的实例的俯视图。

图2f显示图2d的上部导电结构的基准标记和图2e的下部导电结构的基准标记的组合图像的俯视图。

图2g显示本公开的一些实施例的上部导电结构的基准标记的实例的俯视图。

图2h显示本公开的一些实施例的下部导电结构的基准标记的实例的俯视图。

图2i显示图2g的上部导电结构的基准标记和图2h的下部导电结构的基准标记的组合图像的俯视图。

图3显示本公开的一些实施例的布线结构的剖视图。

图4显示本公开的一些实施例的布线结构的剖视图。

图5显示本公开的一些实施例的布线结构的剖视图。

图6显示本公开的一些实施例的布线结构的剖视图。

图7显示封装结构和衬底的接合的剖视图。

图8显示封装结构和衬底的接合的剖视图。

图9显示本公开的一些实施例的布线结构的剖视图。

图10显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

图11显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

图12显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

图13显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

图14显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

图15显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

图16显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

图17显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

图18显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

图19显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

图20显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

图21显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

图22显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

图23显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

图24显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

图25显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

图26显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

图27显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

图28显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

图29显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

图30显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

图31显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

图32显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

图33显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

图34显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

图35显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

图36显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

图37显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

图38显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

图39显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

图40显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

图41显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

图42显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

图43显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

图44显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

图45显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

图46显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

图47显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

图48显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

图49显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

图50显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

图51显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

图52显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

图53显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

图54显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

图55显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。

具体实施方式

贯穿图式及详细描述使用共用参考编号来指示相同或类似组件。本公开的实施例从结合附图进行的以下详细描述将更容易理解。

以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例来阐释本公开的某些方面。当然，这些只是实例且并不意图是限制性的。举例来说，在以下描述中，第一特征在第二特征上方或第二特征上的形成可包含第一特征和第二特征直接接触地形成或设置的实施例，并且还可包含额外特征可在第一特征与第二特征之间形成或设置，使得第一特征和第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复参考标号和/或字母。此重复是出于简化和清楚的目的，且本身并不指示所论述的各种实施方案和/或配置之间的关系。

为了满足增加i/o数的要求，必须增加衬底的介电层的数量。在一些实施例中，核心衬底(coresubstrate)的制造工艺可以包括以下步骤。首先，提供具有设置在核心的两侧上的两个铜箔的核心。随后，多个介电层和多个电路层形成或堆叠在两个铜箔上。一个电路层可以嵌入于一个介电层中。因此，核心衬底可以包括多个堆叠介电层和在核心的两侧上嵌入于介电层中的多个电路层。因为此类核心衬底的电路层的线宽/线距(linewidth/linespace,l/s)可以大于或等于10微米(μm)/10μm，所以，此类核心衬底的介电层的数量必须是相对大的。虽然此类核心衬底的制造成本较低，但是此类核心衬底的电路层和介电层的制造良率也较低，因此，此类核心衬底的良率较低。另外，介电层相对较厚，因此，此类核心衬底相对较厚。在比较性实施例中，如果封装具有10000个i/o数，那么此类核心衬底可能需要十二层的电路层和介电层。此类核心衬底的一个层(包括一个电路层和一个介电层)的制造良率可能是90％。因此，此类核心衬底的良率可能是(0.9)¹²＝28.24％。另外，所述十二层的电路层和介电层的翘曲(warpage)可能会累加，因此，最顶部几层可能会具有严重的翘曲。因此，此类核心衬底的的制造良率可能会更低。

为了解决以上问题，在一些实施例中，提供无核心衬底(corelesssubstrate)。无核心衬底可以包括多个介电层和多个扇出电路层(fan-outcircuitlayers)。在一些实施例中，无核心衬底的制造工艺可以包括以下步骤。首先，提供载体。随后，多个介电层和多个扇出电路层形成或堆叠在载体的表面上。一个扇出电路层可以嵌入于一个介电层中。随后，移除载体。因此，无核心衬底可以仅包括多个堆叠介电层和嵌入于介电层中的多个扇出电路层。因为此类无核心衬底的扇出电路层的线宽/线距(l/s)可以小于或等于2μm/2μm，所以，此类无核心衬底的介电层的数量可以减小。另外，此类无核心衬底的扇出电路层和介电层的制造良率较高。举例来说，此类无核心衬底的一个层(包括一个扇出电路层和一个介电层)的制造良率可以是99％。然而，此类无核心衬底的制造成本相对较高。

本公开的至少一些实施例提供具有良率和制造成本的可接受折衷方案的布线结构。在一些实施例中，布线结构包括上部导电结构和通过中间层接合于上部导电结构的下部导电结构。本公开的至少一些实施例进一步提供用于制造布线结构的技术。

图1显示本公开的一些实施例的布线结构1的剖视图。布线结构1包括上部导电结构2、下部导电结构3、中间层12和至少一个上部穿导孔(upperthroughvia)14。

上部导电结构2包括至少一个介电层(包括，例如，两个第一介电层20和一个第二介电层26)和与所述介电层(例如，第一介电层20和第二介电层26)接触的至少一个电路层(包括，例如由金属、金属合金或其它导电材料形成的三个第一电路层24和一个第二电路层28)。所述介电层(包括，例如，两个第一介电层20和一个第二介电层26)可以称为上部介电层，所述个电路层(包括，例如，三个第一电路层24和一个第二电路层28)可以称为上部电路层。在一个实施例中，上部导电结构2可以类似于无核心衬底，并且可以是晶圆类型、面板类型或条带类型。在一些实施例中，上部导电结构2可以类似于无核心衬底，并且可为晶圆类型、面板类型或条带类型。上部导电结构2也可称为“堆叠结构”或“高密度导电结构”或“高密度堆叠结构”。上部导电结构2的电路层(包含例如三个电路层24)也可称为“高密度电路层”。在一些实施例中，高密度电路层的电路线(包含例如迹线或垫)的密度大于低密度电路层的电路线的密度。也就是说，高密度电路层的单位面积中的电路线(包含例如迹线或垫)的计数大于低密度电路层的相等单位面积中的电路线的计数，例如约1.2倍或以上，约1.5倍或以上，或约2倍或以上。替代地或组合地，高密度电路层的线宽/线距(l/s)小于低密度电路层的l/s，例如约90％或以下，约50％或以下，或约20％或以下。另外，包含高密度电路层的导电结构可指定为“高密度导电结构”，且包含低密度电路层的导电结构可指定为“低密度导电结构”。

上部导电结构2具有顶面21和与顶面21相对的底面22，并且界定至少一个通孔(throughhole)23。每个通孔23是单一且连续的通孔。上部导电结构2包括多个介电层(例如，两个第一介电层20和一个第二介电层26)、多个电路层(例如，三个第一电路层24和一个第二电路层28)，以及至少一个内部导孔(innervia)25。介电层(例如，第一介电层20和第二介电层26)彼此堆叠。举例来说，第二介电层26设置在第一介电层20上，因此，第二介电层26是最顶部介电层。在一个实施例中，所述介电层(例如，第一介电层20和第二介电层26)的材料是透明的，并且可以由人眼或机器看穿。也就是说，设置为邻近上部导电结构2的底面22的标记可以由人眼或机器从上部导电结构2的顶面21识别或检测。在一些实施例中，所述介电层的透明材料对可见范围内的波长(或用于检测标记的其它相关波长)具有至少约60％、至少约70％，或至少约80％的透光率。

另外，每一个第一介电层20具有顶面201和与顶面201相对的底面202，并且界定具有内表面2031的通孔203。第二介电层26具有顶面261和与顶面261相对的底面262，并且界定具有内表面2631的通孔263。第二介电层26的底面262设置在相邻第一介电层20的顶面201上，并且与其接触。因此，上部导电结构2的顶面21是第二介电层26的顶面261，并且上部导电结构2的底面22是最底部第一介电层20的底面202。

如图1所示，第一介电层20的每一个通孔203沿着从上部导电结构2的顶面21朝向底面22的方向向下逐渐变窄(taper)，也就是说，通孔203的顶部部分的尺寸大于通孔203的底部部分的尺寸。第二介电层26的通孔263也向下逐渐变窄，也就是说，通孔263的顶部部分的尺寸大于通孔263的底部部分的尺寸。另外，第二介电层26的通孔263与第一介电层20的通孔203对齐和连通。第二介电层26的通孔263的底部部分邻近或连接于第二介电层26之下的第一介电层20的通孔203的顶部部分。第二介电层26的通孔263的底部部分的尺寸实质上等于第二介电层26之下的第一介电层20的通孔203的顶部部分的尺寸。因此，第二介电层26的通孔263的内表面2631与第一介电层20的通孔203的内表面2031共平面或对齐。应注意，上述“共平面”表面不必是平坦的。在一些实施例中，第二介电层26的通孔263的内表面2631和第一介电层20的通孔203的内表面2031是弯曲表面，并且是用于容纳上部穿导孔14的单个且连续的通孔23的内表面231的部分。第二介电层26的通孔263和第一介电层20的通孔203共同配置成单个通孔23的一部分。如图1所示，第二介电层26的通孔263的内表面2631和第一介电层20的通孔203的内表面2031的一侧的截面为实质上直线的线段。也就是说，第二介电层26的通孔263的内表面2631和第一介电层20的通孔203的内表面2031的一侧的截面可沿相同的实质上的直线延伸。单个通孔23贯穿上部导电结构2，也就是说，单个通孔23从上部导电结构2的顶面21延伸到上部导电结构2的底面22。单个通孔23向下逐渐变窄。

第一电路层24可以是扇出电路层(fan-outcircuitlayer)或重布层(redistributionlayer,rdl)，并且第一电路层24的l/s可以小于或等于2μm/2μm，或小于或等于1.8μm/1.8μm。每一个第一电路层24具有顶面241和与顶面241相对的底面242。在一些实施例中，第一电路层24嵌入于对应的第一介电层20中，并且第一电路层24的顶面241可以与第一介电层20的顶面201实质上共平面。在一些实施例中，第一电路层24可以包括晶种层243和设置在晶种层243上的导电金属材料244。如图1所示，最底部第一电路层24设置在上部导电结构2的底面22(即，最底部第一介电层20的底面202)上，并且凸出于底面22。另外，第二电路层28设置在上部导电结构2的顶面21(即，第二介电层26的顶面261)上，并且凸出于顶面21。第二电路层28的l/s可以大于或等于第一电路层24的l/s。如图1的实施例所示，第二介电层26中没有水平连接或延伸的电路层。

上部导电结构2包括多个内部导孔25。一些内部导孔25设置在两个第一电路层24之间，以电连接两个第一电路层24。一些内部导孔25设置在第一电路层24与第二电路层28之间，以电连接第一电路层24和第二电路层28。在一些实施例中，内部导孔25可以包括晶种层251和设置在晶种层251上的导电金属材料252。在一些实施例中，内部导孔25和对应的第一电路层24可以一体地形成为整体式或单件式结构。每一内部导孔25沿着从上部导电结构2的底面22朝向顶面21的方向向上逐渐变窄。也就是说，内部导孔25的顶部部分的尺寸(例如，宽度)小于内部导孔25的较接近于底面22的底部部分的尺寸(例如，宽度)。在一些实施例中，内部导孔25(例如，在底部部分处)的最大宽度可小于或等于约25μm，例如约25μm、约20μm、约15μm或约10μm。

下部导电结构3包括至少一个介电层(包括，例如，一个第一上部介电层30、一个第二上部介电层36、一个第一下部介电层30a和一个第二下部介电层36a)和接触所述介电层(例如，第一上部介电层30、第二上部介电层36、第一下部介电层30a和第二下部介电层36a)的至少一个电路层(包括，例如，一个第一上部电路层34、两个第二上部电路层38、38'、一个第一下部电路层34a和两个第二下部电路层38a、38a'，其由金属、金属合金或其它导电材料形成)。在一些实施例中，下部导电结构3可类似于核心衬底，其进一步包括核心部分37，并且可以是晶圆类型、面板类型或条带类型。

下部导电结构3具有顶面31和与顶面31相对的底面32。下部导电结构3包括多个介电层(例如，一个第一上部介电层30、一个第二上部介电层36、一个第一下部介电层30a和一个第二下部介电层36a)、多个电路层(例如，一个第一上部电路层34、两个第二上部电路层38、38'、一个第一下部电路层34a和两个第二下部电路层38a、38a')和至少一个内部导孔(包括，例如，多个上部导孔35和多个下部导孔35a)。下部导电结构3也可称为“堆叠结构”或“低密度导电结构”或“低密度堆叠结构”。下部导电结构3的电路层(包含例如，第一上部电路层34；两个第二上部电路层38、38'；第一下部电路层34a；以及两个第二下部电路层38a、38a')也可称为“低密度电路层”。如图1所示，下部导电结构3具有顶面31和与顶面31相对的底面32。下部导电结构3包含多个介电层(例如，第一上部介电层30、第二上部介电层36、第一下部介电层30a和第二下部介电层36a)、多个电路层(例如，第一上部电路层34、两个第二上部电路层38、38'、第一下部电路层34a和两个第二下部电路层38a、38a')和至少一个内部导孔(包含例如多个上部互连导孔35和多个下部互连导孔35a)。

在一些实施例中，下部导电结构3的核心部分37基本上不含加强材料(reinforcementmaterial)，例如玻璃纤维。即，下部导电结构3的核心部分37可以没有例如玻璃纤维的加强材料，且可包含树脂的均质材料成分。替代地，下部导电结构3的核心部分37可包含例如约5重量％或更少、约3重量％或更少或约2重量％或更少的少量加强材料，例如玻璃纤维。另外，核心部分37的材料可包含绝缘膜，例如味之素堆积膜(ajinomotobuild-upfilm,abf)。此外，下部导电结构3的核心部分37的杨氏模量(young'smodulus)可大于或等于23℃下约4.0gpa，例如23℃时约4.0gpa或更大、23℃时约5.0gpa或更大，或23℃时约7.5gpa或更大。

核心部分37具有顶面371和与顶面371相对的底面372，并且界定延伸穿过核心部分37的多个通孔373。互连导孔(interconnectionvia)39安置或形成在每一通孔373中以用于垂直连接。在一些实施例中，每一互连导孔39包含基底金属层391和绝缘材料392。基底金属层391安置或形成于通孔373的侧壁上，并且界定中心通孔。绝缘材料392填充由基底金属层391界定的中心通孔。在一些实施例中，互连导孔39可省略绝缘材料，且可包含填充通孔373的块状金属材料。

在一些实施例中，下部导电结构3的至少一个介电层(包含例如一个第一上部介电层30、一个第二上部介电层36、一个第一下部介电层30a和一个第二下部介电层36a)基本上不含例如玻璃纤维的加强材料。即，下部导电结构3的介电层(包含例如一个第一上部介电层30、一个第二上部介电层36、一个第一下部介电层30a和一个第二下部介电层36a)可以没有例如玻璃纤维的加强材料，且可包含树脂的均质材料成分。替代地，下部导电结构3的介电层(包含例如一个第一上部介电层30、一个第二上部介电层36、一个第一下部介电层30a和一个第二下部介电层36a)可包含例如约5重量％或更少、约3重量％或更少或约2重量％或更少的少量加强材料，例如玻璃纤维。另外，下部导电结构3的介电层(包含例如一个第一上部介电层30、一个第二上部介电层36、一个第一下部介电层30a和一个第二下部介电层36a)的材料可包含绝缘膜，例如abf。此外，下部导电结构3的介电层(包含例如一个第一上部介电层30、一个第二上部介电层36、一个第一下部介电层30a和一个第二下部介电层36a)的杨氏模量可大于或等于23℃时约4.0gpa，例如23℃时约4.0gpa或更大、23℃时约5.0gpa或更大，或23℃时约7.5gpa或更大。在一些实施例中，下部导电结构3可为覆树脂铜箔(resincoatedcopper-foil,rcc)衬底。整个下部导电结构3可基本上不含例如玻璃纤维的加强材料。

第一上部介电层30安置在核心部分37的顶面371上，并且具有顶面301和与顶面301相对的底面302。因此，第一上部介电层30的底面302接触核心部分37的顶面371。第二上部介电层36堆叠或安置在第一上部介电层30上，并且具有顶面361和与顶面361相对的底面362。因此，第二上部介电层36的底面362接触第一上部介电层30的顶面301，并且第二上部介电层36是最顶部介电层。另外，第一下部介电层30a安置在核心部分37的底面372上，并且具有顶面301a和与顶面301a相对的底面302a。因此，第一下部介电层30a的顶面301a接触核心部分37的底面372。第二下部介电层36a堆叠或安置在第一下部介电层30a上，并且具有顶面361a和与顶面361a相对的底面362a。因此，第二下部介电层36a的顶面361a接触第一下部介电层30a的底面302a，并且第二下部介电层36a是最底部介电层。如图1中所展示，下部导电结构3的顶面31是第二上部介电层36的顶面361，并且下部导电结构3的底面32是第二下部介电层36a的底面362a。

上部导电结构2的每一个介电层(例如，第一介电层20和第二介电层26)的厚度小于或等于下部导电结构3的每一个介电层(例如，第一上部介电层30、第二上部介电层36、第一下部介电层30a和第二下部介电层36a)的厚度的约40％，小于或等于约35％，小于或等于约30％。举例来说，上部导电结构2的每一个介电层(例如，第一介电层20和第二介电层26)的厚度可以小于或等于约7μm，且下部导电结构3的每一个介电层(例如，第一上部介电层30、第二上部介电层36、第一下部介电层30a和第二下部介电层36a)的厚度可以是约40μm。

第一上部电路层34的l/s可大于或等于约10μm/约10μm。因此，第一上部电路层34的l/s可大于或等于上部导电结构2的第一电路层24的l/s的约五倍。第一上部电路层34具有顶面341和与顶面341相对的底面342。在一些实施例中，第一上部电路层34形成或安置于核心部分37的顶面371上，并被第一上部介电层30覆盖。第一上部电路层34的底面342接触核心部分37的顶面371。在一些实施例中，第一上部电路层34可包含第一金属层343、第二金属层344和第三金属层345。第一金属层343安置在核心部分37的顶面371上，且可由铜箔形成(例如可构成铜箔的一部分)。第二金属层344安置于第一金属层343上，且可为镀铜层。第三金属层345安置在第二金属层344上，且可为另一镀铜层。在一些实施例中，可以省略第三金属层345。

第二上部电路层38的l/s可大于或等于约10μm/约10μm。因此，第二上部电路层38的l/s可大致等于第一上部电路层34的l/s，且可大于或等于上部导电结构2的第一电路层24的l/s的约五倍。第二上部电路层38具有顶面381和与顶面381相对的底面382。在一些实施例中，第二上部电路层38形成或安置在第一上部介电层30的顶面301上，并且被第二上部介电层36覆盖。第二上部电路层38的底面382接触第一上部介电层30的顶面301。在一些实施例中，第二上部电路层38通过上部互连导孔35电连接到第一上部电路层34。即，上部互连导孔35安置在第二上部电路层38与第一上部电路层34之间，用于电连接第二上部电路层38和第一上部电路层34。在一些实施例中，第二上部电路层38和上部互连导孔35整体形成为单块或单件式结构。每一上部互连导孔35沿从下部导电结构3的顶面31朝底面32的方向向下逐渐变窄。

另外，在一些实施例中，第二上部电路层38'安置在第二上部介电层36的顶面361上并且从其突出。在一些实施例中，第二上部电路层38通过上部互连导孔35电连接到第二上部电路层38'。即，上部互连导孔35安置在第二上部电路层38、38'之间，以电连接第二上部电路层38、38'。在一些实施例中，第二上部电路层38'和上部互连导孔35整体形成为单块或单件式结构。

第一下部电路层34a的l/s可大于或等于约10μm/约10μm。因此，第一下部电路层34a的l/s可大于或等于上部导电结构2的第一电路层24的l/s的约五倍。第一下部电路层34a具有顶面341a和与顶面341a相对的底面342a。在一些实施例中，第一下部电路层34a形成或安置于核心部分37的底面372上，并被第一下部介电层30a覆盖。第一下部电路层34a的顶面341a接触核心部分37的底面372。在一些实施例中，第一下部电路层34a可包含第一金属层343a、第二金属层344a和第三金属层345a。第一金属层343a安置在核心部分37的底面372上，且可由铜箔形成。第二金属层344a安置于第一金属层343a上，且可为镀铜层。第三金属层345a安置在第二金属层344a上，且可为另一镀铜层。在一些实施例中，可省略第三金属层345a。

第二下部电路层38a的l/s可大于或等于约10μm/约10μm。因此，第二下部电路层38a的l/s可大致等于第一上部电路层34的l/s，且可大于或等于上部导电结构2的第一电路层24的l/s的约五倍。第二下部电路层38a具有顶面381a和与顶面381a相对的底面382a。在一些实施例中，第二下部电路层38a形成或安置于第一下部介电层30a的底面302a上，并被第二下部介电层36a覆盖。第二下部电路层38a的顶面381a接触第一下部介电层30a的底面302a。在一些实施例中，第二下部电路层38a通过下部互连导孔35a电连接到第一下部电路层34a。即，下部互连导孔35a安置在第二下部电路层38a与第一下部电路层34a之间，用于电连接第二下部电路层38a和第一下部电路层34a。在一些实施例中，第二下部电路层38a和下部互连导孔35a整体形成为单块或单件式结构。下部互连导孔35a沿从下部导电结构3的底面32朝顶面31的方向向上逐渐变窄。

另外，在一些实施例中，第二下部电路层38a'安置在第二下部介电层36a的底面362a上并从其突出。在一些实施例中，第二下部电路层38a'通过下部互连导孔35a电连接到第二下部电路层38a。即，下部互连导孔35a安置在第二下部电路层38a、38a'之间，用于电连接第二下部电路层38a、38a'。在一些实施例中，第二下部电路层38a'和下部互连导孔35整体形成为单块或单件式结构。

在一些实施例中，每一互连导孔39电连接第一上部电路层34和第一下部电路层34a。互连导孔39的基底金属层391、第一上部电路层34的第二金属层344以及第一下部电路层34a的第二金属层344a可整体且同时形成为单块或单件式结构。

中间层12插置或设置在上部导电结构2与下部导电结构3之间，以将上部导电结构2和下部导电结构3接合在一起。也就是说，中间层12粘附到上部导电结构2的底面22和下部导电结构3的顶面31。在一些实施例中，中间层12可为粘合层，其从粘合材料(例如，包含固化的粘合材料，例如粘合聚合材料)固化。中间层12具有顶面121和与顶面121相对的底面122，并且界定具有内表面1241的至少一个第一通孔123。中间层12的顶面121接触上部导电结构2的底面22(也就是说，上部导电结构2的底面22附接到中间层12的顶面121)，且中间层12的底面122接触下部导电结构3的顶面31。因此，上部导电结构2的最底部第一电路层24a(例如，第一电路层24a)和下部导电结构3的最顶部电路层38'(例如，第二上部电路层38')嵌入于中间层12中。在一些实施例中，上部导电结构2的两个邻近介电层(例如，两个邻近第一介电层20)之间的接合力大于上部导电结构2的介电层(例如，最底部第一介电层20)与中间层12之间的接合力。上部导电结构2的两个邻近介电层(例如，两个邻近的第一介电层20)之间的边界的表面粗糙度大于上部导电结构2的介电层(例如，最底部第一介电层20)与中间层12之间的边界的表面粗糙度，例如就均方根表面粗糙度(rootmeansquaredsurfaceroughness)来说，约1.1倍或更大、约1.3倍或更大，或约1.5倍或更大。

在一些实施例中，中间层12的材料是透明的，且可被人眼或机器看穿。即，安置为邻近于下部导电结构3的顶面31的标记可以通过人眼或机器从上部导电结构2的顶面21辨识或检测。在一些实施例中，中间层12基本上不含例如玻璃纤维的加强材料。即，中间层12可以没有例如玻璃纤维的加强材料，且可包含树脂的均质材料成分。替代地，中间层12可包含例如约5重量％或更少、约3重量％或更少或约2重量％或更少的少量加强材料，例如玻璃纤维。另外，中间层12的材料可包含绝缘膜，例如abf。此外，中间层12的杨氏模量可大于或等于23℃时约4.0gpa，例如23℃时约4.0gpa或更大、23℃时约5.0gpa或更大，或23℃时约7.5gpa或更大。

在一些实施例中，中间层12和下部导电结构3两者可包含绝缘膜材料，例如abf型材料。此外，上部导电结构2的热膨胀系数(cte)小于中间层12的cte，且中间层12的cte小于下部导电结构3的cte。因此，中间层12的cte的值介于上部导电结构2的cte的值和下部导电结构3的cte的值之间。在一些实施例中，中间层12的cte可小于下部导电结构3的cte但大于或等于下部导电结构3的约0.8倍(例如大于或等于约0.85倍、约0.9倍，或约0.95倍)。因此，中间层12的cte接近下部导电结构3的cte。因此，可减少中间层12和下部导电结构3之间的脱层。另外，在一些实施例中，上部导电结构2的cte可小于中间层12的cte但大于或等于中间层12的cte的约0.8倍(例如大于或等于约0.85倍、约0.9倍，或约0.95倍)。因此，上部导电结构2的cte接近中间层12的cte。因此，可减少上部导电结构2和中间层12之间的脱层。

通孔123延伸穿过中间层12。在一些实施例中，中间层12的通孔123可延伸穿过上部导电结构2的最底部第一电路层24，且终止于下部导电结构3的最顶部电路层(例如第二上部电路层38')处或上。即，中间层12的通孔123不延伸穿过下部导电结构3的最顶部电路层(例如，第二上部电路层38')。中间层12的通孔123可暴露下部导电结构3的最顶部电路层(例如第二上部电路层38'的顶面)的一部分。

如图1中所展示，中间层12的通孔123沿从中间层12的顶面121朝底面122的方向向下逐渐变窄；即，通孔123的顶部部分的大小大于通孔123的底部部分的大小。另外，中间层12的通孔123与第一介电层20的通孔203和第二介电层26的通孔263对齐并连通。最底部第一介电层20的通孔203的底部部分安置为邻近于或连接到中间层12的通孔123的顶部部分。最底部第一介电层20的通孔203的底部部分的大小大致等于中间层12的通孔123的顶部部分的大小。因此，中间层12的通孔123的内表面1231与第一介电层20的通孔203的内表面2031以及第二介电层26的通孔263的内表面2631共面或对齐。在一些实施例中，中间层12的通孔123的内表面1231可为弯曲表面，且是单个连续通孔23的内表面231的一部分以用于容纳上部穿导孔14。中间层12的通孔123、第一介电层20的通孔203和第二介电层26的通孔263共同经配置以形成或界定单个通孔23。因此，单个通孔23包含中间层12的通孔123、第一介电层20的通孔203和第二介电层26的通孔263。

如图1中所展示，中间层12的通孔123、第一介电层20的通孔203的内表面2031以及第二介电层26的通孔263的内表面2631的一侧的剖面图是大致平直线的片段。即，中间层12的通孔123的内表面1231、第一介电层20的通孔203的内表面2031以及第二介电层26的通孔263的内表面2631的一侧的剖面图可沿相同的大致平直线延伸。单个通孔23延伸穿过上部导电结构2和中间层12；即，单个通孔23从上部导电结构2的顶面21延伸到中间层12的底部部分，以暴露下部导电结构3的最顶部电路层(例如，第二上部电路层38'的顶面)的一部分。单个通孔23向下逐渐变窄。单个通孔23的最大宽度(例如在顶部部分处)可为约25μm到约60μm。

上部穿导孔14形成或安置在对应的单个通孔23中，且由金属、金属合金或其它导电材料形成。因此，上部穿导孔14延伸穿过上部导电结构2的至少一部分和中间层12，并且电连接到下部导电结构3的最顶部电路层(例如，第二上部电路层38'的顶面)。如图1所示，上部穿导孔14延伸穿过并接触上部导电结构2的最底部第一电路层24，且终止于下部导电结构3的最顶部电路层(例如，第二上部电路层38'的顶面)的一部分处或上，并接触所述部分。上部穿导孔14从上部导电结构2的顶面21延伸到中间层12的底面122。因此，上部穿导孔14延伸以接触下部导电结构3的一部分，且上部穿导孔14并不延伸穿过下部导电结构3。在一些实施例中，低密度导电结构(例如下部导电结构3)的低密度电路层(例如第二上部电路层38')仅通过延伸穿过高密度导电结构(例如上部导电结构2)的高密度电路层(例如，最底部第一电路层24)的上部穿导孔14而电连接到高密度导电结构(例如，上部导电结构2)的高密度电路层(例如最底部第一电路层24)。上部穿导孔14的长度(沿纵轴)大于高密度导电结构(例如上部导电结构2)的厚度。此外，上部穿导孔14向下逐渐变窄；即，上部穿导孔14的顶部部分的大小大于上部穿导孔14的底部部分的大小。因此，上部导电结构2的内部导孔25的逐渐变窄方向不同于上部穿导孔14的逐渐变窄方向。在一些实施例中，上部穿导孔14是具有均质材料成分的单块结构或单件式结构，且上部穿导孔14的外围表面是不具有边界的大致连续表面。上部穿导孔14和第二电路层28可整体形成为单块或单件式结构。在一些实施例中，上部穿导孔14的最大宽度可小于约40μm，例如约30μm或约20μm。

如图1中所展示，上部导电结构2包含高密度区41和低密度区47。在一些实施例中，高密度区41中的电路线(包含例如迹线或衬垫)的密度大于低密度区47中的电路线的密度。也就是说，高密度区41内单位面积中的电路线(包含例如迹线或衬垫)的计数大于低密度区47内相等单位面积中的电路线的计数。替代地或组合地，高密度区41内的电路层的l/s小于低密度区47内的电路层的l/s。此外，上部穿导孔14安置在高密度导电结构(例如，上部导电结构2)的低密度区47中。在一些实施例中，高密度区41可为芯片接合区域。

如图1中所显示的实施例中所示，布线结构1是上部导电结构2与下部导电结构3的组合，其中上部导电结构2的电路层24具有精细节距(finepitch)、高良率和低厚度；并且下部导电结构3的电路层(例如，第一上部电路层34、第二上部电路层38、38'、第一下部电路层34a和第二下部电路层38a、38a')具有低制造成本。因此，布线结构1具有良率和制造成本的有利折衷，且布线结构1具有相对较低的厚度。在一些实施例中，如果封装具有10000个i/o数，那么布线结构1包含上部导电结构2的三层第一电路层24和下部导电结构3的六层电路层(例如，第一上部电路层34、第二上部电路层38、38'、第一下部电路层34a和第二下部电路层38a、38a')。上部导电结构2的第一电路层24的一个层的制造良率可以是99％，并且下部导电结构3的电路层(例如，第一上部电路层34、第二上部电路层38、38'、第一下部电路层34a和第二下部电路层38a、38a')的一个层的制造良率可以是90％。因此，布线结构1的良率可得到改进。另外，上部导电结构2的翘曲与下部导电结构3的翘曲是分开的，且不会彼此影响。在一些实施例中，上部导电结构2的翘曲形状可不同于下部导电结构3的翘曲形状。举例来说，上部导电结构2的翘曲形状可为凸形形状，且下部导电结构3的翘曲形状可为凹形形状。在一些实施例中，上部导电结构2的翘曲形状可与下部导电结构3的翘曲形状相同；然而，下部导电结构3的翘曲不会累加到上部导电结构2的翘曲上。因此，布线结构1的良率可进一步得到改进。

另外，在制造工序期间，下部导电结构3和上部导电结构2可以在接合在一起之前单独地测试。因此，已知的良好下部导电结构3和已知的良好上部导电结构2可以选择性地接合在一起。可以丢弃不良(或不合格的)下部导电结构3和不良(或不合格的)上部导电结构2。因此，可以进一步改进布线结构1的良率。

图2显示根据本公开的一些实施例的布线结构1a的剖视图。布线结构1a类似于图1所示的布线结构1，不同之处在于上部导电结构2a和下部导电结构3a的结构。如图2所示，上部导电结构2a和下部导电结构3a都是条带结构。因此，布线结构1a是条带结构。在一些实施例中，下部导电结构3a可以是承载多个条带上部导电结构2a的面板结构。因此，布线结构1a是面板结构。从俯视图来看，上部导电结构2a的长度(例如，约240mm)大于上部导电结构2a的宽度(例如，约95mm)。另外，从俯视图来看，下部导电结构3a的长度大于下部导电结构3a的宽度。另外，上部导电结构2a的侧向周围表面(lateralperipheralsurface)27并不与下部导电结构3a的侧向周围表面33共面(例如，从其向内凹入或以其它方式与其偏移)。在一些实施例中，在制造工序期间，下部导电结构3a和上部导电结构2a可以都是已知的良好条带结构。或者，上部导电结构2a可为已知的良好条带结构，并且下部导电结构3a可为已知的良好面板结构。因此，可以进一步改进布线结构1a的良率。

如图2所示，上部导电结构2a包含在其隅角处的至少一个基准标记43，并且下部导电结构3a具有在其隅角处的至少一个基准标记45。在制造工序期间，上部导电结构2a的基准标记43与下部导电结构3a的基准标记45对齐，以使上部导电结构2a和下部导电结构3a的相对位置得以确保。在一个实施例中，上部导电结构2a的基准标记43设置在上部导电结构2a的底面22(例如，最底部第一介电层20的底面202)上，并且从其凸出。基准标记43和最底部第一电路层24可以是同层或部分同层，并且可以同时地形成。另外，下部导电结构3a的基准标记45设置在下部导电结构3a的顶面31(例如，第二上部介电层36的顶面361)上并且从其凸出。基准标记45和第二上部电路层38'可以是同层或部分同层，并且可以同时地形成。

图2a显示根据本公开的一些实施例的上部导电结构2a的基准标记43a的实例的俯视图。上部导电结构2a的基准标记43a具有连续十字形状。

图2b显示根据本公开的一些实施例的下部导电结构3a的基准标记45a的实例的俯视图。下部导电结构3a的基准标记45a包含在四个隅角处的四个正方形区段。

图2c显示图2a的上部导电结构2a的基准标记43a和图2b的下部导电结构3a的基准标记45a的组合图像的俯视图。当上部导电结构2a与下部导电结构3a精确地对齐时，组合图像显示完整基准标记43a和完整基准标记45a，如图2c所示。也就是说，从俯视图来看，基准标记43a并不覆盖或重叠基准标记45a。

图2d显示根据本公开的一些实施例的上部导电结构2a的基准标记43b的实例的俯视图。上部导电结构2a的基准标记43b是连续倒转的“l”形状。

图2e显示根据本公开的一些实施例的下部导电结构3a的基准标记45b的实例的俯视图。下部导电结构3a的基准标记45b具有大体上相同于上部导电结构2a的基准标记43b的连续倒转的“l”形状。

图2f显示图2d的上部导电结构2a的基准标记43b和图2e的下部导电结构3a的基准标记45b的组合图像的俯视图。当上部导电结构2a与下部导电结构3a精确地对齐时，组合图像仅显示上部导电结构2a的基准标记43b，如图2f所示。也就是说，从俯视图来看，基准标记43b完全覆盖或重叠基准标记45b。

图2g显示根据本公开的一些实施例的上部导电结构2a的基准标记43c的实例的俯视图。上部导电结构2a的基准标记43c具有连续圆形形状。

图2h显示根据本公开的一些实施例的下部导电结构3a的基准标记45c的实例的俯视图。下部导电结构3a的基准标记45c具有大于上部导电结构2a的基准标记43c的连续圆形形状。

图2i显示图2g的上部导电结构2a的基准标记43c和图2h的下部导电结构3a的基准标记45c的组合图像的俯视图。当上部导电结构2a与下部导电结构3a精确地对齐时，组合图像显示两个同心圆，如图2i所示。也就是说，基准标记43c设置在基准标记45c的中心处。

图3说明根据本公开的一些实施例的布线结构1b的剖面图。布线结构1b类似于图1所示的布线结构1，不同之处在于上部导电结构2b和下部导电结构3b的结构。在上部导电结构2b中，第二介电层26被最顶部第一介电层20取代。另外，上部导电结构2b可另外包含最顶部电路层24'。最顶部电路层24'可省略晶种层，且可通过内部导孔25电连接到下方电路层24。最顶部电路层24'的顶面可以与上部导电结构2b的顶面21(例如，最顶部第一介电层20的顶面201)大致上共平面。因此，最顶部电路层24'的顶面可以从上部导电结构2b的顶面21(例如，最顶部第一介电层20的顶面201)暴露。另外，最底部第一介电层20可覆盖最底部电路层24。因此，上部导电结构2b的整个底面22(例如，最底部第一介电层20的底面202)是大致平坦的。

在下部导电结构3b中，省略第二上部介电层36和第二上部电路层38、38'。因此，下部导电结构3b的顶面31是第一上部介电层30的大致平坦的顶面301。另外，另外包含两个额外第二下部介电层36a和两个额外第二下部电路层38a'。

中间层12粘附到上部导电结构2b的底面22和下部导电结构3b的顶面31。因此，中间层12的整个顶面121和整个底面122都是大致平坦的。中间层12不包含或接触水平地延伸或连接的电路层。即，没有水平地延伸或连接的电路层安置或嵌入于中间层12中。上部穿导孔14延伸穿过上部导电结构2b和中间层12，并且另外延伸到下部导电结构3b的部分(例如，第一上部介电层30)中以接触第一上部电路层34。

图4说明根据本公开的一些实施例的布线结构1c的剖面图。布线结构1c类似于图1中示出的布线结构1，不同之处在于上部导电结构2c、下部导电结构3c和至少一个穿导孔16的结构。每一个第一介电层20界定具有内表面2031的通孔203。中间层12界定具有内表面1241的至少一个通孔124。第二上部介电层36界定具有内表面3631的通孔363。第一上部介电层30界定具有内表面3031的通孔303。核心部分37界定具有内表面3741的通孔374。第一下部介电层30a界定具有内表面3031a的通孔303a。第二下部介电层36a界定具有内表面3631a的通孔363a。

如图4中所展示，第二介电层26的通孔263、第一介电层20的通孔203、中间层12的通孔124、第二上部介电层36的通孔363、第一上部介电层30的通孔303、核心部分37的通孔374、第一下部介电层30a的通孔303a和第二下部介电层36a的通孔363a彼此对齐且彼此连通。因此，通孔263的内表面2631、通孔203的内表面2031、通孔124的内表面1241、通孔363的内表面3631、通孔303的内表面3031、通孔374的内表面3741、通孔303a的内表面3031a和通孔363的内表面3631a彼此共平面或彼此对齐。在一些实施例中，第二介电层26的通孔263的内表面2631、第一介电层20的通孔203的内表面2031、中间层12的通孔124的内表面1241、通孔363的内表面3631、通孔303的内表面3031、通孔374的内表面3741、通孔303a的内表面3031a和通孔363的内表面3631a可为弯曲或平直表面，且为用于容纳穿导孔16的单个连续通孔17的内表面171的部分。第二介电层26的通孔263、第一介电层20的通孔203、中间层12的通孔124、第二上部介电层36的通孔363、第一上部介电层30的通孔303、核心部分37的通孔374、第一下部介电层30a的通孔303a和第二下部介电层36a的通孔363a共同经配置以形成或界定单个通孔17。

如图1中所展示，通孔263的内表面2631、通孔203的内表面2031、中间层12的通孔124的内表面1241、通孔363的内表面3631、通孔303的内表面3031、通孔374的内表面3741、通孔303a的内表面3031a和通孔363a的内表面3631a的一侧的剖面图为大致平直线的片段。单个通孔17延伸穿过上部导电结构2、中间层12和下部导电结构3(包含第二下部电路层38a')；即，单个通孔17从上部导电结构2的顶面21延伸到下部导电结构3的底面32。单个通孔17的最大宽度可为约100μm到约1000μm。在一些实施例中，可通过机械钻孔来形成单个通孔17。因此，通孔17可能不逐渐变窄，且通孔17的内表面171可大体上垂直于上部导电结构2的顶面21和/或下部导电结构3的底面32。即，第二介电层26的通孔263的大小、第一介电层20的通孔203的大小、中间层12的通孔124的大小、第二上部介电层36的通孔363的大小、第一上部介电层30的通孔303的大小、核心部分37的通孔374的大小、第一下部介电层30a的通孔303a的大小和第二下部介电层36a的通孔363a的大小彼此大致相等。

每一穿导孔16形成或安置在对应通孔17中，且由金属、金属合金或其它导电材料形成。因此，穿导孔16延伸穿过上部导电结构2、中间层12和下部导电结构3。如图4所示，下部穿导孔16延伸穿过并接触上部导电结构2的最底部电路层24、下部导电结构3的最顶部电路层(例如，第二上部电路层38')，以及下部导电结构3的最底部电路层(例如，第二下部电路层38a')。在一些实施例中，低密度导电结构(例如，下部导电结构3)的低密度电路层(例如，第二上部电路层38')仅通过穿导孔16电连接到高密度导电结构(例如，上部导电结构2)的高密度电路层(例如，第一电路层24)。穿导孔16的长度(沿着纵轴)大于低密度导电结构(例如，下部导电结构3)的厚度或高密度导电结构(例如，上部导电结构2)的厚度。在一些实施例中，穿导孔16是具有均质材料成分的单块结构或单件式结构，且穿导孔16的外周表面163是不具有边界的大致连续表面。穿导孔16和外部电路层28可以整体形成。

图5说明根据本公开的一些实施例的布线结构1d的剖面图。布线结构1d类似于图4所示的布线结构1c，不同之处在于上部导电结构2d和下部导电结构3d的结构。如图5中所展示，上部导电结构2d和下部导电结构3d都是条带结构。因此，布线结构1d是条带结构。在一些实施例中，下部导电结构3d可以是承载多个条带上部导电结构2d的面板结构。因此，布线结构1d是面板结构。从俯视图来看，上部导电结构2d的长度(例如，约240mm)大于上部导电结构2d的宽度(例如，约95mm)。另外，从俯视图来看，下部导电结构3d的长度大于下部导电结构3d的宽度。另外，上部导电结构2d的侧向周围表面(lateralperipheralsurface)27并不与下部导电结构3d的侧向周围表面33共平面(例如，从其向内凹入或以其它方式从其移位)。在一些实施例中，在制造工序期间，下部导电结构3d和上部导电结构2d可以都是已知的良好条带结构。替代地，上部导电结构2d可以是已知的良好条带结构，且下部导电结构3d可以是已知的良好面板结构。因此，可以进一步改进布线结构1d的良品率。

如图5中所展示，上部导电结构2d包含在其拐角处的至少一个基准标记43，且下部导电结构3d包含在其拐角处的至少一个基准标记45。在制造工艺期间，上部导电结构2d的基准标记43与下部导电结构3d的基准标记45对齐，以便固定上部导电结构2d和下部导电结构3d的相对位置。在一个实施例中，上部导电结构2d的基准标记43安置在上部导电结构2d的底面22(例如，最底部第一介电层20的底面202)上，并且从其突出。基准标记43和最底部电路层24可以是同层或部分同层，并且可以同时地形成。另外，下部导电结构3d的基准标记45安置在下部导电结构3d的顶面31(例如，第二上部介电层36的顶面361)上并且从其突出。基准标记45和第二上部电路层38'可以是同层或部分同层，并且可以同时地形成。

图6说明根据本公开的一些实施例的布线结构1e的剖面图。布线结构1e类似于图4所示的布线结构1c，不同之处在于穿导孔18和外部电路层28'的结构。如图6中所展示，图4的穿导孔16被穿导孔18取代，且图4的外部电路层28被外部电路层28'取代。在一些实施例中，穿导孔18包含导电层181(例如，金属层)和绝缘材料182。导电层181设置或形成于通孔17的内表面171上，并且界定中心通孔。绝缘材料182填充由导电层181所界定的中心通孔。导电层181与外部电路层28'可同时整体形成。

图7说明根据一些实施例的封装结构4与衬底46的接合的剖面图。封装结构4包含布线结构1f、半导体芯片42、多个第一连接元件44和多个第二连接元件48。图7的布线结构1f类似于图1所示的布线结构1，不同之处在于上部导电结构2f和下部导电结构3f的结构。上部导电结构2f和下部导电结构3f都是裸片，并且可以同时被单分(singulated)。因此，布线结构1f是单元结构。即，上部导电结构2f的侧向周围表面27f、下部导电结构3f的侧向周围表面33f和中间层12的侧向周围表面彼此大体共平面。半导体芯片42通过第一连接元件44(例如，焊料凸块或其它导电凸块)电连接并接合到上部导电结构2b的第二电路层28。下部导电结构3f的第二下部电路层38a'通过第二连接元件48(例如，焊料凸块或其它导电凸块)电连接且接合到衬底46(例如母板，例如印刷电路板(pcb板))。

图8说明根据一些实施例的封装结构4a与衬底46的接合的剖面图。封装结构4a包含布线结构1g、半导体芯片42、多个第一连接元件44、多个第二连接元件48，和散热片80。图8的布线结构1g类似于图4所示的布线结构1c，不同之处在于上部导电结构2g和下部导电结构3g的结构。上部导电结构2g和下部导电结构3g都是裸片，并且可以同时被单分。因此，布线结构1g是单元结构。即，上部导电结构2g的侧向周围表面27g、下部导电结构3g的侧向周围表面33g和中间层12的侧向周围表面彼此大体共平面。半导体芯片42具有主动表面421和与主动表面421相对的背侧表面422。半导体芯片42的主动表面421通过第一连接元件44(例如，焊料凸块或其它导电凸块)电连接且接合到上部导电结构2g的外部电路层28。下部导电结构3f的第二下部电路层38a'通过第二连接元件48(例如，焊料凸块或其它导电凸块)电连接且接合到衬底46(例如母板，例如pcb板)。

散热片80覆盖半导体芯片42，且散热片80的一部分热连接到穿导孔16。如图8中所示，包含底部填充物491以覆盖且保护第一连接元件44和外部电路层28。散热片80的内表面通过粘合层492粘合到半导体芯片42的背侧表面422。散热片80的侧壁的底部部分附接到穿导孔16或与穿导孔16整体形成的外部电路层28的一部分。在半导体芯片42的操作期间，存在两个路径(包含第一路径90和第二路径91)来将由半导体芯片42产生的热量耗散(尤其是从半导体芯片42的主动表面421)到衬底46。以第一路径90为例，由半导体芯片42产生的热的一部分(尤其是从半导体芯片42的主动表面421)通过半导体芯片42的主体、半导体芯片42的背侧表面422和粘合层492向上传输到散热片80，随后水平地传输且随后在散热片80中向下传输以进入穿导孔16。以第二路径91为例，由半导体芯片42产生的热的另一部分(尤其是从半导体芯片42的主动表面421)通过第一连接元件44、外部电路层28、堆叠的内部导孔25向下传输，且随后在上部导电结构2c的最底部电路层24中水平地传输以进入穿导孔16。最终，穿导孔16中的热量将向下传输到衬底46。由于存在两个路径(包含第一路径90和第二路径91)来耗散由半导体芯片42产生的热量(尤其是从半导体芯片42的主动表面421)，所以热量将有效且快速地耗散。

图9说明根据本公开的一些实施例的布线结构1h的剖面图。布线结构1h类似于图1中示出的布线结构1，不同之处在于下部导电结构3的通孔373a和互连导孔39的结构。如图9所示，通孔373a可通过激光钻孔形成并且可向下逐渐变窄。因此，形成或安置于通孔373a中的互连导孔39可向下逐渐变窄。

图10到图47说明根据本公开的一些实施例的用于制造布线结构的方法。在一些实施例中，所述方法用于制造图1所示的布线结构1和/或图7所示的封装结构4。

参考图10到图29，提供下部导电结构3。下部导电结构3如下制造。参考图10，提供具有顶部铜箔50和底部铜箔52的核心部分37。核心部分37可以是晶圆类型、面板类型或条带类型。核心部分37具有顶面371和与顶面371相对的底面372。顶部铜箔50安置在核心部分37的顶面371上，且底部铜箔52安置在核心部分37的底面372上。

在一些实施例中，核心部分37基本上不含加强材料，例如玻璃纤维。即，核心部分37可以没有例如玻璃纤维的加强材料，且可包含树脂的均质材料成分。替代地，核心部分37可包含例如约5重量％或更少、约3重量％或更少或约2重量％或更少的少量加强材料，例如玻璃纤维。另外，核心部分37的材料可包含绝缘膜，例如abf。此外，核心部分37的杨氏模量可大于或等于23℃时约4.0gpa，例如23℃时约4.0gpa或更大、23℃时约5.0gpa或更大，或23℃时约7.5gpa或更大。

参考图11，通过钻孔技术(例如激光钻孔或机械钻孔)或其它合适的技术，形成多个通孔373以延伸穿过核心部分37、顶部铜箔50和底部铜箔52。

参考图12，通过镀覆技术或其它合适的技术，在顶部铜箔50、底部铜箔52和第一通孔373的侧壁上形成或安置第二金属层54。每一第一通孔373的侧壁上的第二金属层54的一部分界定中心通孔。

参考图13，安置绝缘材料392以填充由第二金属层54界定的中心通孔。

参考图14，通过镀覆技术或其它合适的技术，在第二金属层54上形成或安置顶部第三金属层56和底部第三金属层56a。第三金属层56、56a覆盖绝缘材料392。

参考图15，在顶部第三金属层56上形成或安置顶部光致抗蚀剂层(photoresistlayer)57，并且在底部第三金属层56a上形成或安置底部光致抗蚀剂层57a。接着，通过曝光和显影图案化光致抗蚀剂层57、57a。

参考图16，通过蚀刻技术或其它合适的技术，移除顶部铜箔50、第二金属层54和顶部第三金属层56的不被顶部光致抗蚀剂层57覆盖的部分。保留顶部铜箔50、第二金属层54和顶部第三金属层56的被顶部光致抗蚀剂层57覆盖的部分以形成第一上部电路层34。同时，通过蚀刻技术或其它合适的技术，移除底部铜箔52、第二金属层54和底部第三金属层56a的不被底部光致抗蚀剂层57a覆盖的部分。保留底部铜箔52、第二金属层54和底部第三金属层56a的被底部光致抗蚀剂层57a覆盖的部分以形成第一下部电路层34a。同时，第二金属层54和绝缘材料392的安置在通孔373中的部分形成互连导孔39。如图16中所示，第一上部电路层34具有顶面341和与顶面341相对的底面342。在一些实施例中，第一上部电路层34形成或安置在核心部分37的顶面371上。第一上部电路层34的底面342接触核心部分37的顶面371。在一些实施例中，第一上部电路层34可以包含第一金属层343、第二金属层344和第三金属层345。第一金属层343安置在核心部分37的顶面371上，并且可以由顶部铜箔50的一部分形成。第二金属层344安置在第一金属层343上，并且可以是由第二金属层54形成的镀铜层。第三金属层345安置在第二金属层344上，并且可以是由顶部第三金属层56形成的另一镀铜层。

第一下部电路层34a具有顶面341a和与顶面341a相对的底面342a。在一些实施例中，在核心部分37的底面372上形成或安置第一下部电路层34a。第一下部电路层34a的顶面341a接触核心部分37的底面372。在一些实施例中，第一下部电路层34a可包含第一金属层343a、第二金属层344a和第三金属层345a。第一金属层343a安置在核心部分37的底面372上，且可由底部铜箔52的一部分形成。第二金属层344a安置在第一金属层343a上，并且可以是由第二金属层54形成的镀铜层。第三金属层345a安置在第二金属层344a上，并且可以是由底部第三金属层56a形成的另一镀铜层。互连导孔39包含由第二金属层54形成的基底金属层391和绝缘材料392。在一些实施例中，互连导孔39可包含填充通孔373的块状金属材料。互连导孔39电连接第一上部电路层34和第一下部电路层34a。

参考图17，通过剥除技术或其它合适的技术，移除顶部光致抗蚀剂层57和底部光致抗蚀剂层57a。

参考图18，通过层合技术或其它合适的技术，在核心部分37的顶面371上形成或安置第一上部介电层30，以覆盖核心部分37的顶面371和第一上部电路层34。同时，通过层合技术或其它合适的技术，在核心部分37的底面372上形成或安置第一下部介电层30a，以覆盖核心部分37的底面372和第一下部电路层34a。

在一些实施例中，第一上部介电层30和第一下部介电层30a可基本上不含例如玻璃纤维的加强材料。即，第一上部介电层30和第一下部介电层30a可以没有例如玻璃纤维的加强材料，并且可包含树脂的均质材料成分。替代地，第一上部介电层30和第一下部介电层30a可包含例如约5重量％或更少、约3重量％或更少或约2重量％或更少的少量加强材料，例如玻璃纤维。另外，第一上部介电层30和第一下部介电层30a的材料可包含绝缘膜，例如abf。此外，第一上部介电层30和第一下部介电层30a的杨氏模量可大于或等于23℃时约4.0gpa，例如23℃时约4.0gpa或更大、23℃时约5.0gpa或更大，或23℃时约7.5gpa或更大。

参考图19，通过钻孔技术或其它合适的技术，形成至少一个通孔303以延伸穿过第一上部介电层30，从而暴露第一上部电路层34的一部分。同时，通过钻孔技术或其它合适的技术，形成至少一个通孔303a以延伸穿过第一下部介电层30a，从而暴露第一下部电路层34a的一部分。

参考图20，通过镀覆技术或其它合适的技术，在第一上部介电层30上以及通孔303中形成顶部金属层58，以形成上部互连导孔35。同时，通过镀覆技术或其它合适的技术，在第一下部介电层30a上以及通孔303a中形成底部金属层60，以形成下部互连导孔35a。如图20中所展示，上部互连导孔35向下逐渐变窄，并且下部互连导孔35a向上逐渐变窄。

参考图21，在顶部金属层58上形成或安置顶部光致抗蚀剂层59，并且在底部金属层60上形成或安置底部光致抗蚀剂层59a。接着，通过曝光和显影图案化光致抗蚀剂层59、59a。

参考图22，通过蚀刻技术或其它合适的技术，移除顶部金属层58的不被顶部光致抗蚀剂层59覆盖的部分。保留顶部金属层58的被顶部光致抗蚀剂层59覆盖的部分以形成第二上部电路层38。同时，通过蚀刻技术或其它合适的技术，移除底部金属层60的不被底部光致抗蚀剂层59a覆盖的部分。保留底部金属层60的被底部光致抗蚀剂层59a覆盖的部分以形成第二下部电路层38a。

参考图23，通过剥除技术或其它合适的技术，移除顶部光致抗蚀剂层59和底部光致抗蚀剂层59a。

参考图24，通过层合技术或其它合适的技术，将第二上部介电层36形成或安置在第一上部介电层30的顶面301上，以覆盖第一上部介电层30的顶面301和第二上部电路层38。同时，通过层合技术或其它合适的技术，将第二下部介电层36a形成或安置在第一下部介电层30a的底面302a上，以覆盖第一下部介电层30a的底面302a和第二下部电路层38a。在一些实施例中，第二上部介电层36和第二下部介电层36a可基本上不含例如玻璃纤维的加强材料。即，第二上部介电层36和第二下部介电层36a可以没有例如玻璃纤维的加强材料，且可包含树脂的均质材料成分。替代地，第二上部介电层36和第二下部介电层36a可包含例如约5重量％或更少、约3重量％或更少或约2重量％或更少的少量加强材料，例如玻璃纤维。另外，第二上部介电层36和第二下部介电层36a的材料可包含绝缘膜，例如abf。此外，第二上部介电层36和第二下部介电层36a的杨氏模量可大于或等于23℃时约4.0gpa，例如23℃时约4.0gpa或更大、23℃时约5.0gpa或更大，或23℃时约7.5gpa或更大。

参考图25，通过钻孔技术或其它合适的技术，形成至少一个通孔363以延伸穿过第二上部介电层36，从而暴露第二上部电路层38的一部分。同时，通过钻孔技术或其它合适的技术，形成至少一个通孔363a以延伸穿过第二下部介电层36a，从而暴露第二下部电路层38a的一部分。

参考图26，通过镀覆技术或其它合适的技术，在第二上部介电层36上以及通孔363中形成顶部金属层62，以形成上部互连导孔35。同时，通过镀覆技术或其它合适的技术，在第二下部介电层36a上以及通孔363a中形成底部金属层64，以形成下部互连导孔35a。

参考图27，在顶部金属层62上形成或安置顶部光致抗蚀剂层63，并且在底部金属层64上形成或安置底部光致抗蚀剂层63a。接着，通过曝光和显影图案化光致抗蚀剂层63、63a。

参考图28，通过蚀刻技术或其它合适的技术，移除顶部金属层62的不被顶部光致抗蚀剂层63覆盖的部分。保留顶部金属层62的被顶部光致抗蚀剂层63覆盖的部分以形成第二上部电路层38'。同时，通过蚀刻技术或其它合适的技术，移除底部金属层64的不被底部光致抗蚀剂层63a覆盖的部分。保留底部金属层64的被底部光致抗蚀剂层63a覆盖的部分以形成第二下部电路层38a'。

参考图29，通过剥除技术或其它合适的技术，移除顶部光致抗蚀剂层63和底部光致抗蚀剂层63a。同时，形成下部导电结构3，并且固化介电层(包含第一上部介电层30、第二上部介电层36、第一下部介电层30a和第二下部介电层36a)。电路层(包含例如一个第一上部电路层34、两个第二上部电路层38、38'、一个第一下部电路层34a和两个第二下部电路层38a、38a')中的至少一个与介电层(例如，第一上部介电层30、第二上部介电层36、第一下部介电层30a和第二下部介电层36a)中的至少一个接触。接着，测试下部导电结构3的电性质(例如，开路/短路)。

参考图30到图40，提供上部导电结构2。上部导电结构2如下制造。参考图30，提供载体65。载体65可以是玻璃载体，并且可以是晶圆类型、面板类型或条带类型。

参考图31，在载体65的底面上涂覆离型层66。

参考图32，通过物理气相沉积(physicalvapordeposition,pvd)技术或其它合适的技术，在离型层66上形成或安置导电层67(例如，晶种层)。

参考图33，通过涂覆技术或其它合适的技术，在导电层67上形成第二介电层26。

参考图34，通过曝光和显影技术或其它合适的技术，形成至少一个通孔264以延伸穿过第二介电层26，从而暴露导电层67的一部分。

参考图35，通过pvd技术或其它合适的技术，在第二介电层26的底面262上以及通孔264中形成晶种层68。

参考图36，在晶种层68上形成光致抗蚀剂层69。接着，通过曝光和显影技术或其它合适的技术，图案化光致抗蚀剂层69以暴露晶种层68的部分。光致抗蚀剂层69界定多个开口691。光致抗蚀剂层69的至少一个开口691对应于第二介电层26的通孔264并与之对齐。

参考图37，通过镀覆技术或其它合适的技术，在光致抗蚀剂层69的开口691中和晶种层68上安置导电材料70(例如，金属材料)。

参考图38，通过剥除技术或其它合适的技术移除光致抗蚀剂层69。

参考图39，通过蚀刻技术或其它合适的技术，移除晶种层68的不被导电材料70覆盖的部分。同时，形成电路层24和至少一个内部导孔25。电路层24可为扇出电路层或rdl，且电路层24的l/s可小于或等于约2μm/约2μm，或小于或等于约1.8μm/约1.8μm。电路层24安置在第二介电层26的底面262上。在一些实施例中，电路层24可包含由晶种层68形成的晶种层243和安置在晶种层243上且由导电材料70形成的导电材料244。内部通孔25安置在第二介电层26的通孔264中。在一些实施例中，内部通孔25可包含晶种层251和安置在晶种层251上的导电材料252。内部通孔25向上逐渐变窄。

参考图40，通过重复图33到图39的阶段形成多个第一介电层20和多个电路层24。在一些实施例中，每一电路层24嵌入于对应的第一介电层20中，且电路层24的顶面241可与第一介电层20的顶面201大体共平面。同时，形成上部导电结构2，并且固化介电层(包含，第一介电层20和第二介电层26)。电路层(包含例如三个电路层24)中的至少一个与介电层(例如，第一介电层20和第二介电层26)中的至少一个接触。接着，测试上部导电结构2的电性质(例如，开路/短路)。

参考图41，在下部导电结构3的顶面31上形成或涂施粘合层12。在一些实施例中，粘合层12可基本上不含例如玻璃纤维的加强材料。即，粘合层12可以没有例如玻璃纤维的加强材料，且可包含树脂的均质材料成分。替代地，粘合层12可包含例如约5重量％或更少、约3重量％或更少或约2重量％或更少的少量加强材料，例如玻璃纤维。另外，粘合层12的材料可包含绝缘膜，例如abf。此外，粘合层12的杨氏模量可大于或等于23℃时约4.0gpa，例如23℃时约4.0gpa或更大、23℃时约5.0gpa或更大，或23℃时约7.5gpa或更大。

参考图42，通过粘合层12将上部导电结构2附接到下部导电结构3。在一些实施例中，已知的良好上部导电结构2附接到已知的良好下部导电结构3。接着，固化粘合层12以形成中间层12。在一些实施例中，上部导电结构2可以被按压到下部导电结构3上。因此，通过上部导电结构2与下部导电结构3之间的间隙确定中间层12的厚度。中间层12的顶面121接触上部导电结构2的底面22(即，上部导电结构2的底面22附接到中间层12的顶面121)，且中间层12的底面122接触下部导电结构3的顶面31。因此，上部导电结构2的最底部电路层24和下部导电结构3的第二上部电路层38'嵌入于中间层12中。在一些实施例中，上部导电结构2的两个邻近介电层(例如，两个邻近第一介电层20)之间的接合力大于上部导电结构2的介电层(例如，最底部第一介电层20)与中间层12之间的接合力。上部导电结构2的两个邻近介电层(例如，两个邻近第一介电层20)之间的边界的表面粗糙度大于上部导电结构2的介电层(例如，最底部第一介电层20)与中间层12之间的边界的表面粗糙度。

参考图43，移除载体65、离型层66和导电层67，以便暴露内部导孔25的一部分。

参考图44，通过钻孔(例如，激光钻孔)形成至少一个通孔23以延伸穿过上部导电结构2和中间层12的至少一部分，以暴露下部导电结构3的电路层(例如第二上部电路层38')。通孔23可包含第二介电层26的通孔263、第一介电层20的多个通孔203和中间层12的通孔123。在一些实施例中，通孔23延伸穿过上部导电结构2的最底部第一电路层24，且终止于下部导电结构3的最顶部电路层(即，第二上部电路层38')处或上。即，通孔23不延伸穿过下部导电结构3的最顶部电路层(例如，第二上部电路层38')。通孔23可暴露下部导电结构3的最顶部电路层(例如，第二上部电路层38'的顶面)的一部分。如图44所示，通孔23向下逐渐变窄；即，通孔23的顶部部分的大小大于通孔23的底部部分的大小。另外，中间层12的通孔123的内表面1231与第一介电层20的通孔203的内表面2031以及第二介电层26的通孔263的内表面2631共面或对齐。因此，中间层12的通孔123、第一介电层20的通孔203的内表面2031和第二介电层26的通孔263的内表面2631的一侧的剖面图为大致平直线的片段。即，中间层12的通孔123的内表面1231、第一介电层20的通孔203的内表面2031以及第二介电层26的通孔263的内表面2631的一侧的剖面图可沿相同的大致平直线延伸。即，单个连续通孔23的内表面可以是大体上平整或连续的表面。单个通孔23向下逐渐变窄。

参考图45，通过镀覆技术或其它合适的技术，在上部导电结构2的表面21上以及通孔23中形成金属层72，以在通孔23中形成至少一个上部穿导孔14。

参考图46，在金属层72上形成或安置顶部光致抗蚀剂层73，并且在下部导电结构3的底面32上形成或安置底部光致抗蚀剂层73a。接着，通过曝光和显影技术或其它合适的技术，图案化顶部光致抗蚀剂层73。

参考图47，通过蚀刻技术或其它合适的技术，移除金属层72的不被顶部光致抗蚀剂层73覆盖的部分。保留金属层72的被顶部光致抗蚀剂层73覆盖的部分以形成第二电路层28。接着，通过剥除技术或其它合适的技术移除顶部光致抗蚀剂层73和底部光致抗蚀剂层73a，以获得图1的布线结构1。

在一些实施例中，半导体芯片42(图7)通过多个第一连接元件44(例如，焊料凸块或其它导电凸块)电连接且接合到上部导电结构2的外部电路层28。接着，同时单分上部导电结构2、中间层12和下部导电结构3，以形成图7所示的封装结构4。封装结构4包含布线结构1f和半导体芯片42。图7的布线结构1f包含单分的上部导电结构2f和单分的下部导电结构3f。即，上部导电结构2f的侧向周围表面27f、下部导电结构3f的侧向周围表面33f和中间层12的侧向周围表面彼此大体共平面。接着，下部导电结构3c的第二下部电路层38a'通过多个第二连接元件48(例如，焊料凸块或其它导电凸块)电连接且接合到衬底46(例如，母板，例如pcb)。

图48到图51说明根据本公开的一些实施例的用于制造布线结构的方法。在一些实施例中，所述方法用于制造图2中示出的布线结构1a。所说明的工艺的初始阶段与图10到图40中所说明的阶段相同或类似。图48描绘在图40中所描绘的阶段之后的阶段。

参考图48，基准标记43和最底部第一电路层24同时形成且处于同一层处。因此，基准标记43安置在上部导电结构2a的底面22上，且从其突出。接着，同时切割或单分上部导电结构2a、载体65、离型层66和导电层67以形成多个条带2'。每一个条带2'包含是条带结构的上部导电结构2a。接着，测试条带2'。替代地，可以在切割过程之前测试上部导电结构2。

参考图49，基准标记45和第二上部电路层38'同时形成且处于同一层处。因此，基准标记45安置在下部导电结构3的顶面31上且从其突出。下部导电结构3包含多个条带区域3'。接着，测试条带区域3'。接着，在下部导电结构3的顶面31上形成或涂施粘合层12。

参考图50，通过粘合层12将条带2'附接到下部导电结构3的条带区域3'。上部导电结构2a面向且附接到下部导电结构3。在附接工艺期间，上部导电结构2a的基准标记43与下部导电结构3的基准标记45对齐，以便固定上部导电结构2a和下部导电结构3的相对位置。在一些实施例中，已知的良好条带2'选择性地附接到下部导电结构3的已知的良好条带区域3'。举例来说，布线结构1a(图2)的所期望的良品率可以被设置成80％。即，(上部导电结构2a的良品率)×(下部导电结构3的条带区域3'的良品率)设置成大于或等于80％。如果上部导电结构2a(或条带2')的良品率小于例如80％的预定良品率(这会被指定为不良或不合格组件)，那么丢弃不良(或不合格)上部导电结构2a(或条带2')。如果上部导电结构2a(或条带2')的良品率大于或等于例如80％的预定良品率(这会被指定为已知的良好或合格组件)，那么可使用已知的良好上部导电结构2a(或条带2')。另外，如果下部导电结构3的条带区域3'的良品率小于例如80％的预定良品率(这会被指定为不良或不合格组件)，那么不良(或不合格)条带区域3'被标记且将不与任何条带2'接合。如果下部导电结构3的条带区域3'的良品率大于或等于例如80％的预定良品率(这会被指定为已知的良好或合格组件)，那么已知的良好上部导电结构2a(或条带2')可以接合到下部导电结构3的已知良好条带区域3'。应注意，具有80％的良品率的上部导电结构2a(或条带2')不会接合到具有80％的良品率的下部导电结构3的条带区域3'，这是因为布线结构1a(图2)的所得良品率是64％，低于80％的所期望良品率。具有80％良品率的上部导电结构2a(或条带2')可接合到具有100％良品率的下部导电结构3的条带区域3'；因此，布线结构1a(图2)的所得良品率可以是80％。另外，具有90％良品率的上部导电结构2a(或条带2')可以接合到具有大于90％的良品率的下部导电结构3的条带区域3'，这是因为布线结构1a(图2)的所得良品率可以大于80％。

参考图51，固化粘合层12以形成中间层12。接着，移除载体65、离型层66和导电层67。接着，所说明的工序的在图51中所示的阶段之后的阶段类似于图44到图47中所说明的阶段。接着，沿条带区域3'切割下部导电结构3和中间层12，以获得图2的布线结构1a。

图52到图55说明根据本公开的一些实施例的用于制造布线结构的方法。在一些实施例中，所述方法用于制造图4中示出的布线结构1c。所说明的工艺的初始阶段与图10到图43中所说明的阶段相同或类似。图52描绘在图43中所描绘的阶段之后的阶段。参考图52，通过钻孔(例如机械钻孔或激光钻孔)，形成至少一个通孔17以延伸穿过上部导电结构2、中间层12和下部导电结构3。同时，上部导电结构2变成上部导电结构2c，且下部导电结构3变成下部导电结构3c。通孔17可包含第二介电层26的通孔263、第一介电层20的多个通孔203、中间层12的通孔124、第二上部介电层36的通孔363、第一上部介电层30的通孔303、核心部分37的通孔374、第一下部介电层30a的通孔303a和第二下部介电层36a的通孔363a。如图52中所示，通孔17可不逐渐变窄；即，通孔17的顶部部分的大小大致等于通孔17的底部部分的大小。

参考图53，通过镀覆技术或其它合适的技术，在上部导电结构2的顶面21上以及通孔17中形成金属层72，以在通孔17中形成至少一个穿导孔16。

参考图54，在金属层72上形成或安置顶部光致抗蚀剂层73，并且在下部导电结构3的底面32上形成或安置底部光致抗蚀剂层73a。接着，通过曝光和显影技术或其它合适的技术，图案化顶部光致抗蚀剂层73。

参考图55，通过蚀刻技术或其它合适的技术，移除金属层72的不被顶部光致抗蚀剂层73覆盖的部分。保留金属层72的被顶部光致抗蚀剂层73覆盖的部分以形成外部电路层28。接着，通过剥除技术或其它合适的技术移除顶部光致抗蚀剂层73和底部光致抗蚀剂层73a，以获得图4的布线结构1c。

除非另有说明，否则例如“上方”、“下方”、“上”、“左”、“右”、“下”、“顶部”、“底部”、“垂直”、“水平”、“侧面”、“高于”、“低于”、“上部”、“在……上”、“在……下”等空间描述是相对于图中所展示的取向来指示的。应理解，本文中所使用的空间描述仅是出于说明的目的，且本文中所描述的结构的实际实施方案可以任何定向或方式在空间上布置，其限制条件是本公开的实施例的优点是不因此布置而有偏差。

如本文中所使用，术语“大致”、“大体上”、“实质”和“约”用于描述并解释小的变化。当与事件或情形结合使用时，所述术语可以指其中事件或情形明确发生的例子以及其中事件或情形极近似于发生的例子。举例来说，当结合数值使用时，术语可以指小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。举例来说，如果第一数值在第二数值的小于或等于±10％的变化范围内，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％，那么第一数值可被认为“大体上”相同于或等于第二数值。

如果两个表面之间的位移不大于5μm、不大于2μm、不大于1μm或不大于0.5μm，那么可认为所述两个表面是共面或大体上共面。如果表面的最高点与最低点之间的位移不大于5μm、不大于2μm、不大于1μm或不大于0.5μm，则可认为所述表面大体上平坦。

如本文中所使用，除非上下文另外明确规定，否则单数术语“一”和“所述”可包含多个指示物。

如本文所使用，术语“导电(conductive、electricallyconductive)”和“电导率”指传输电流的能力。导电材料通常指对电流流动呈现极少或零抵抗的那些材料。电导率的一个量度是西门子每米(s/m)。通常，导电材料是电导率大于约10⁴s/m(例如至少10⁵s/m或至少10⁶s/m)的一种材料。材料的电导率有时可随温度变化。除非另外规定，否则材料的导电率是在室温下测量。

另外，有时在本文中按范围格式呈现量、比率和其它数值。应理解，此类范围格式是用于便利和简洁起见，且应灵活地理解，不仅包含明确地指定为范围限制的数值，而且包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。

虽然已参考本公开的特定实施例描述并说明本公开，但这些描述和说明并非限制性的。所属领域的技术人员应理解，可在不脱离如由所附权利要求书界定的本公开的真实精神和范围的情况下，作出各种改变且取代等效物。图解可能未必按比例绘制。由于制造工艺和公差，本公开中的艺术再现与实际设备之间可能存在区别。可能存在并未特定说明的本公开的其它实施例。应将说明书和图式视为说明性的，而非限制性的。可做出修改，以使特定情况、材料、物质组成、方法或过程适应于本发明的目标、精神以及范围。所有此类修改既定在所附权利要求书的范围内。虽然本文中所揭示的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本发明的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并非本公开的限制。